Intel 22nm制程经理:三栅制程物有所值

排行榜收藏打印发给朋友举报来源：semimd  发布者：semimd 热度7票  【共0条评论】【我要评论】时间：2011年5月17日 08:16据Intel公司负责22nm制程项目的经理KaizadMistry透露，Intel早在四年前便已经决定要在22nm制程节点启用三栅（Tri-gate）技术。Intel的三栅技术其本质是属于Finfet晶体管一类，但是由于三栅在鳍的两个侧面以及鳍的顶部各设有一个栅极，因此Intel将这种技术定名为三栅。


Kaizad Mistry

Mistry说：“我们公司内部之间，以及我们与我们的设计合作伙伴之间就是否采用三栅技术进行了长时间的讨论。要实现三栅技术挑战很大，而且由于晶体管宽度方向的尺寸离散化较严重（后面会解释什么是所谓的尺寸离散化），因此同时还需要对芯片的设计方法进行改变。不过经过讨论之后，我们最终认为三栅技术在性能方面的改善完全可以抵消其实现的难度。”

两大难点：鳍宽尺寸与寄生电阻/电容的控制

“三栅技术最大的难点在于如何保证制程工艺的健壮性，即如何在鳍的成型中保持数十亿个鳍的宽度和长度方向尺寸都能控制在较为精确的范围之内。”

他还认为，要充分释放三栅技术的性能优势，就必须解决好随之而来的器件寄生串联电阻/电容的问题，这是Intel三栅工艺实现的“第二大难题”。

“最困难的地方是如何保持鳍结构的完善性。”他说。虽然22nm三栅工艺需要更多的双重成像处理，但是Intel仍在使用193nm液浸式光刻设备来制造芯片。由于并没有采用更先进的光刻设备和光刻技术，因此就需要对22nm三栅工艺的工艺控制方法进行改进。正是由于这种对工艺控制方法的改进，才使得Intel最终有信心采用三栅技术。



控制鳍的宽度尺寸，对限制三栅晶体管的短沟道效应具有非常重要的作用。同时，鳍的宽度尺寸，以及鳍的杂质掺杂分布的控制，还会影响到管子门限电压Vt的值，以及全耗尽型沟道中载流子的输运状况。

Mistry在5月4日Intel发布会之后的一次电话访谈中透露：“必须保证鳍的宽度正确，这样才能保证三栅晶体管能运行在全耗尽模式下。”

另外，还需要对鳍的宽度与高度方向的尺寸值进行权衡考虑。过薄的鳍虽然可以保证晶体管运行在全耗尽模式下，因此可以很好地控制短沟道效应。但是Mistry表示：“如果鳍的宽度太小，那么（由于电阻值与导体截面积成反比的原因），寄生电阻会增大。宽度太大，又不能保证工作在全耗尽模式下。”

鳍的高度方向尺寸值同样需要进行权衡考虑。更大的鳍高虽然可以提升管子的电流驱动能力，但是管子的寄生电容会因此而增加。“当然，具体采用什么样的鳍宽和鳍高尺寸，还有赖于电路的类型，比如来自互连层的负载较大还是晶体管本身的负载较大等等。”

垂直型晶体管结构可以有效提升芯片的晶体管密度，因为垂直型晶体管的鳍可以设计得非常靠近，其间的距离可以达到光刻技术所允许的最小极限

三栅结构晶体管的有效宽度W等于鳍高的两倍+鳍宽，即2H+W.平面型晶体管的宽度可以彼此不同，但是三栅晶体管各个鳍的有效宽度都是相同的，因此当需要晶体管电流较高时，只能采取将多个鳍并联在一起的做法（即所谓的“尺寸离散化”），Intel可以最多一次并联6个鳍。

“并联的鳍数越多，晶体管的电流便越大。”Mistry说：“我们必须解决寄生电阻的问题，而当我们将多个鳍并联在一起时，其电阻值也会减小。在设计平面型晶体管时，如果需要更大的电流，我们会增加管子的宽度方向尺寸，而到三栅晶体管，我们则采取将多个鳍并联的做法。两者本质上是相同的。”

工作电压，门限电压及亚阀值摆幅的控制：

全耗尽沟道设计的三栅晶体管相比平面型晶体管而言，其亚阀值摆幅（thresholdswing：即亚阀值斜率的倒数，常用S表示）曲线更为陡峭。对部分耗尽型平面晶体管而言，当栅极控制晶体管关闭（即解除沟道的反型层状态）时，硅衬底会对反型层造成一定的影响，即所谓的“体效应”，因此会造成管子的亚阀值摆幅曲线偏离期望值而斜率下降。

相比之下，在全耗尽型晶体管中，衬底对沟道不再产生影响作用。Mistry称，对三栅晶体管而言，衬底对亚阀值斜率的影响被“完全消除”了，因此管子的亚阀值斜率更陡。

在全耗尽晶体管中，耗尽区的宽度是小于硅层厚度的。虽然耗尽区的宽度与掺杂等级有关，但Mistry称管子的门限电压Vt受掺杂等级的影响更小了。“（三栅晶体管）的沟道部分并非完全没有掺杂杂质，但是（相比平面型晶体管）其掺杂杂质的浓度大大降低了。而沟道区杂质浓度的减小，则有利于减小沟道载流子与杂质离子发生散射碰撞的几率，提升沟道载流子的迁移率（通俗地说类似与载流子的运动速度），因此可以改善管子的性能。....减小沟道中掺杂的杂质原子数量对管子的性能确实有提高作用，尤其是在漏源电压较低的情况下。”

不仅如此，由于沟道中杂质掺杂浓度的大大减小，过去由于各个管子中沟道部位的杂质掺杂浓度不均而导致的门限电压变异，导致各管子间门限电压互有差异的不匹配现象（Vtmismatch）也大有缓解。更陡的亚阀值斜率和门限电压的稳定提升，带来的好处就是管子的门限电压可以降到更低的水平，工作电压可以设得更低。

能保证芯片稳定正常工作的最低电压Vmin与门限电压不匹配有紧密的联系。特别是对保存数据用的器件如缓存，寄存器文件，锁存器等而言，门限电压不匹配问题解决的越好，则芯片的Vmin电压值便可以做到更小。



Mistry称：“据我们之前的估计，22nm三栅器件的工作电压相比我们的平面型器件可以降低100-150mV左右，其降低的值将非常接近150mV。根据电路的种类不同，三栅器件的工作电压可以下降100-150-200mV这样的幅度.”

工作电压降低100mV，加上晶体管尺寸的进一步缩减，就意味着在同等的运行频率下，读写逻辑器件时的功耗（accesspower）可降低到原来的一半以上。“这样的提升幅度是很大的，”Mistry表示，正是在读写逻辑器件时的功耗下降幅度较大优势的鼓舞下，Intel才做出了转向三栅制程的决定。

三栅制程给芯片设计方法带来的改变：

最后，晶体管密度，性能和省电能力的提升，还给芯片的设计方法带来了新的挑战。“作为一家集成设备制造商，我们在芯片设计方面有我们自己的优势。那就是一旦需要对芯片设计用软件进行修改，我们可以很快做出反应，设计出新的设计用软件，芯片设计人员对设计方法改动方面的响应速度也（比代工厂）更快。”

当被问及采用三栅制程的芯片在设计时，其设计的复杂程度是否比平面型晶体管芯片更复杂时，Mistry表示：“两者只是有一些区别罢了。我认为设计的复杂程度并没有提高。”以前，设计用软件会为晶体管的宽度尺寸，功耗以及时延性能进行优化，而现在设计软件只不过在优化晶体管宽度尺寸时要考虑如何并联鳍的问题而已，这相比之下并没有显得更复杂，只是在优化方式上有所区别而已。