九乡新闻网重生盘龙之极品熊猫:博客-数字射频存储器(DRFM)1
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数字射频存储器(DRFM)是现代电子对抗系统中有源雷达干扰机的主要组成部分，用于将接收到的雷达信号精确地复制后再返回该雷达系统，以此来混淆该系统。正是应用DRFM的精确复制雷达信号的特点，DRFM技术已经广泛应用于各种雷达回波信号发生器、雷达综合测试仪和各类通用信号源的研制。为了更好地保真复制各类信号，为研究数字射频存储器提供可靠的仿真理论依据是本文的主要研究内容。
1 基本原理
数字射频存储(DRFM)的基本工作原理：首先将输入射频信号下变频为中频信号，经A／D变换后成为数字信号，写入高速存储器中。当需要重发这一信号时，在控制器控制下读出此数字信号并由D／A变换为模拟信号。然后用同一本振作上变频，得到射频输出信号，完成对输人信号的存储转发。
首先对量化过程进行分析，现假设基带输入信号为一个正弦信号gi(t)=Esinωit，量化位数为N，经过量化后的信号可用阶梯波y(t)表示，y(t)可以被认为是N对矩形波的叠加。如果A／D变换的量化位数为m，那么正或负半周的量化台阶数为N=
阶梯波的表达式为：
E2n+1就是量化产生的谐波分量幅度，可由该式计算各阶谐波的功率。
在采样的过程中，为简便起见，以一位量化信号作为输入，则输入信号为：
式中：E，ωi分别为输入信号的幅度和角频率。设采样脉冲信号为fs(t)，采样后的信号为fo(t)，则采样过程在时域上的数学表示式为fo(t)=fi(t)fs(t)，在DRFM中采用等间隔均匀采样，采样周期为Ts，采样时钟频率ωs=2πfs。在实际电路中，采样是在采样脉冲上升的瞬间完成的。因此采样脉冲的宽度可以看成一个窄脉宽，用τs。来表示。采样脉冲的傅里叶级数为：
式中：Es，τs，Ts和ωs分别为采样信号的幅度、脉宽、周期和角频率。则：
在式(6)中，第一项是基带的谐波信号，是由量化所产生的频谱成分，只有在基带滤波器内，谐波将成为寄生信号，所有nωi>ωs／2的项将被滤除(n取奇数)；第二项则完全在滤波器外，不用考虑；第三项是交调信号，满足(mωs-nωi)<ωs／2的所有成分，将成为交调寄生信号，它们是信号谐波与时钟谐波的交叉调制引起的。若以D表示脉冲信号占空比，且忽略第二项，则式(6)变为：
式(8)，式(9)即为计算1 b量化DRFM的高次谐波和交调信号幅度的方法。
2 仿真模型
通过建立数学模型，应用当前功能强大的Matlab中Simulink工具箱可以很好地实现该系统的仿真。采样与量化过程的仿真建模如图1所示。
信号发生部分采用Signal Generator模块产生正弦波；噪声源采用Gaussian Noise Generator，Zero-Order Hold模块实现采样功能。Compare To Zero模块实现单比特量化，Uniform. Encoder模块实现多比特量化。各路信号分别经Data Type Conversion转换为合适的数据格式，送入Spectrum Scope显示频谱。该模型同时显示四路信号经处理后的频谱，四路信号由同一信号源产生，以使得结果更具可比较性。为了尽量模拟实际环境，加入了均值为0、方差为0．01的高斯噪声。
3 仿真分析
(1)输入信号频率fi=10 MHz，经理论分析计算得到表1。
对模型进行仿真得到结果如图2所示((a)～(d)分别对应于仿真模型的四个支路)。
(2)输入信号频率fi=20 MHz。经理论分析计算得到表2；对模型进行仿真结得到结果如图3所示((a)～(d)分别对应于仿真模型的四个支路)。
由理论图表及仿真图形可知，该组仿真方案没有谐波产生，频谱图中仅有45 MHz处的基波和15 MHz，75 MHz处的交调，这一现象是由于信号频率过高，以致于谐波频率过高而被基带滤波器除去。尽管没有谐波产生，但是交调的功率很大，对系统的高性能工作同样是一个不利因素。
4 结 语
综上所述，根据采样与量化过程仿真分析可以得出：
(1)采样和量化使信号频谱发生变化，出现了新的频率分量——谐波和交调，降低了DRFM的有效发射功率，使得系统的工作能力变差。
(2)噪声污染会使频谱变得更加复杂，对于一个系统，输出信噪比取决于输入信噪比和系统内部信噪比，因此噪声的存在必将降低DRFM的信噪比。
(3)总的来讲，谐波分量随频率增加降低，而交调分量随频率增加升高，也就是说高次谐波幅度较低次的小，而高次交调幅度较低次的大。
(4)当信号频率和采样率一定时，提高采样率或增加量化位数都可以起到抑制寄生信号的作用。具体来讲，提高采样率对交调有很好的抑制作用，而对谐波作用不明显；增加量化位数对交调和谐波都有很好抑制作用。
类别：默认分类| 评论(0) | 浏览(238) 超高速雷达数字信号处理技术2010-05-18 00:39超高速雷达数字信号处理技术
综述了超高速雷达数字信号处理技术的应用背景、研究内容、关键技术及解决方法.采用超高速数字信号处理技术实现了超高速数据采集、高速数字脉冲压缩、超高速雷达回波模拟等系统.
一、引 言
本文所讨论的超高速数字信号处理，是指数百兆带宽信号的数字采集、处理技术超高速数字信号处理技术具有很多独特的问题，必须进行仔细的分析和研究.
本文的目的，就是综述超高速雷达数字信号处理技术的应用背景、研究内容、关键技术及解决方案，并介绍作者已经实现的一些超高速雷达数字信号处理系统.
二、超高速数字信号处理在雷达中的应用
1.距离高分辨率雷达数字信号处理
距离高分辨率雷达具有多种优点［1］.对于最为常用的线性调频脉冲(CHIRP)信号，为实现0.1～1m的距离分辨率，要求信号带宽可以达到150～1500MHz［2］，因此是超高速数字信号处理技术的主要应用之一.
2.合成孔径雷达数字信号处理
合成孔径雷达是当前雷达侦察的主要方式之一［3］，其分辨率已经从早期的10m量级发展到目前的1m～0.1m量级［4］，因此同样需要进行超高速数字信号采集与处理.
3.电子对抗与反对抗
在电子对抗和反对抗领域，数字射频存储器技术是近年研究的热点［5］.数字射频存储器的主要指标之一是瞬时带宽，其中3-bit量化的数字射频存储器带宽已经可以达到17GHz，8-bit量化的数字射频存储器带宽也可以达到220MHz［6］.因此，数字射频存储器的基础也是超高速数字信号采集与处理技术.
4.雷达数字接收机
当前雷达系统研究中已经提出了雷达数字接收机的概念，并在频率较低的米波雷达中首先获得了应用［7］.雷达数字接收机的关键技术是对微波信号的采集和处理［7］，因此同样需要采用超高速数字信号处理技术.
5.多功能雷达信号产生与处理
雷达系统具有多种发射波形可以匹配不同的应用环境、通过多波形的组合使用取得最优的效果［8］.直接数字合成(DDS)技术是数字波形形成的主要方法之一.当前DDS器件的水平已经可以达到400MHz［9］，因此也是超高速数字信号处理技术的应用背景.
6.雷达信号/干扰模拟器
在雷达系统的研制中，为了在天线和微波前端不具备的条件下对雷达数字信号处理机进行调试，需要雷达视频信号/干扰模拟器［10］.对于距离高分辨率雷达、合成孔径雷达，雷达信号/干扰模拟器也要能够模拟宽带视频信号，因此也是超高速数字信号处理技术的应用领域之一.
三、超高速数字信号处理的主要内容与特殊问题
1.超高速数字信号处理的主要研究内容
超高速数字信号处理主要包括以下研究内容［11］：
(1)超高速数据采集 超高速数据采集是整个超高速数字信号处理的最前端，包括超高速AD变换和超高速数据存储.其中超高速AD变换的特殊问题是其中的超高速模拟电路，即AD变换的精度.它是整个超高速数字信号处理性能的基础.
(2)高速实时数字信号处理 高速实时数字信号处理要完成对采集的超高速数据进行信号检测、截获、跟踪等处理，并具备不断修改、完善的潜力；因此其主要特点是实时性、多功能、可编程，故多采用高速实时数字信号处理芯片(DSP芯片)构成.当前先进DSP芯片的主要代表是TMS320C8x、TMS320C6x和ADSP2106x芯片等等.
(3)超高速信号生成与信号模拟 这里的超高速信号生成指的是通过直接数字合成(DDS)方法产生各种雷达信号，因此其中核心的问题是超高速DA转换.这里的超高速信号模拟指的是通过数字仿真的方法模拟宽带雷达视频回波信号，因此核心的问题也是超高速DA转换.
2.超高速数字信号处理的特殊问题
超高速数字信号处理的特殊问题主要表现在以下几个方面［11，12］：
(1)元器件选型 芯片选型的问题主要在于两个方面：一方面，传统的TTL芯片不能满足超高速数字信号处理的速度要求，必须采用更高速的芯片类型.另一方面，AD变换器、DSP芯片、专用芯片(如FFT、数字相关)、及DA变换器等芯片的选型应与系统的要求进行最佳匹配.
(2)体系结构 系统的体系结构必须在信号带宽、数据存储量、数字信号处理速度等多项要求之间进行最优的折中.由于系统速度要求很可能超过单片采集或处理芯片的速度极限，因此必须考虑采用多路并行的体系结构.
(3)数字电路的硬件实现 在硬件电路的实现中，由于信号之间的连线存在电阻、电容和电感，因此会造成信号的延迟、反射、串扰和噪声.这些现象在中低速系统中通常可以忽略，但是在超高速系统中则会变得非常严重.例如，印制板上的线每英尺会造成约2ns的延迟量，这一延迟在中低速系统中可以不考虑，而在超高速系统中它已等同甚至超过一级门延迟.所以，超高速数据采集系统中的信号连线必须进行特殊的处理，才能保证系统的正常工作.
(4)模拟电路的抗干扰 在超高速数据采集、超高速信号生成/信号模拟等应用场合，除了数字电路之外，还有运算放大器、A/D变换器、D/A变换器等模拟器件.这些模拟器件很容易受到各种干扰，必须采取各种抗干扰措施来保证它们的精度.
(5)系统功耗与散热 超高速系统的电流一般都远大于中、低速系统，因为超高速系统实际上是以大电流来换取高速度的.系统功耗引起的温升会使芯片的性能下降，严重时甚至会造成芯片的损坏.因此必须在系统设计时进行热性能分析，并仔细研究系统散热的方法.
(6)超高速数字信号处理的软件算法 典型的雷达数字信号处理算法可分为底层算法和高层算法.底层算法主要是提高信噪比、抑制杂波等算法，包括脉冲压缩、滤波、恒虚警率处理、信号检测等.高层算法主要是雷达成像、目标识别等算法.此外，在电子对抗、信号生成、信号模拟等方面，也有其特殊的算法需要研究.
超高速信号处理算法中一个比较独特的问题是需要研究信号处理算法的并行性、算法与硬件结构的最佳匹配问题.这是因为信号采集速度极高，要求信号的快速处理.在单片信号处理芯片性能不足的情况下，必须研究并行处理的处理机结构和与之相应的算法.
四、超高速数字信号处理关键技术的解决方案
1.元器件的选型［13］
对于超高速数字信号处理系统，传统的TTL芯片已无法工作.目前常用的超高速标准芯片系列是ECL芯片；其不同系列的最高工作频率可以达到250M、500M、甚至1600MHz(表1).对于更高速的系统；则需要采用砷化镓器件构成.
表1 常用芯片的最高触发器翻转频率(单位：MHz)
在数字电路的实现中，主要需要解决信号的延迟、反射、串扰、噪声问题.解决这些问题的方法，就是采用微波传输线作为信号之间的连线.微波传输线在端接电阻匹配的条件下可以消除反射，并精确控制信号的延迟.由于ECL芯片本身具有驱动50Ω端接传输线的能力，这就为微波传输线的实现奠定了基础.
3.模拟电路抗干扰［15］
模拟电路的干扰源主要包括空间电磁辐射的干扰、信号线之间的串扰、地线和电源线的共模干扰等因素.可以采用屏蔽、大面积接地、元器件的合理布局、电源滤波等多种手段解决这一问题.例如，可以采用铁氧体磁芯加电容滤波的方法来取得最好的滤波效果，并采用星形接地的方法来减小地线上的共模干扰.
4.体系结构的选择
体系结构的设计可以分为多个层次：最顶层的设计是整个数字信号处理系统的体系结构；进一步细化的层次是AD、存储器、DSP、DA等模块的体系结构.超高速系统体系结构最重要的特点就是各种层次上的并行性；而具体系统的体系结构设计则要根据不同的应用条件而定.
5.系统功耗与散热［11］
由于超高速系统的功耗很大，因此在系统设计时就必须把热设计作为必需的组成部分；在设计阶段就要仔细分析各个芯片的功耗、热阻、温度范围及推荐的散热方法.对于必须进行强制制冷的系统，可以在风冷、液冷等方案之间进行选择；一般来说，只要选择合适的风冷方法就可以使系统正常工作.
6.采用先进的分析手段［16］
电子设计自动化(EDA)技术可以对超高速系统的设计提供极大的帮助.先进的EDA工具可以分析PCB上传输线的延迟、反射和串扰，并对系统功耗和温度进行分析；采用先进的EDA工具还可以在严格定义的布线条件下完成系统的自动布线，因此可以大大提高超高速系统的设计成功率.
五、超高速数据采集系统的实现
对于1m距离分辨率的雷达系统，其采样速率可以达到250MS/s，其主要问题是：
1.体系结构的选择
(1)AD变换的体系结构［17］ 在AD转换模块中，可以采用单片AD的结构，也可以采用多片AD并行的结构；而多片AD并行又包括时间并行和幅度并行两种方式.多片AD并行可以降低对每一AD芯片的性能要求，但增加了设备量和控制的复杂性.在超高速应用的场合，一般采用的是单片AD变换的结构.
(2)数据存储的体系结构［18］ 由于超高速数据采集系统的速度很快，因此存储模块的设计一般都采用分路数据输出的体系结构；这种结构将AD的输出数据分成多路较低速数据输出，可以降低对存储器读写速度的要求.
2.元器件的选型与信号连线的处理
根据表1，对于250MS/s的数据采集系统，传统的TTL芯片已无法工作.目前常用的超高速标准芯片系列是ECL芯片；对于250MS/s的采样速率，ECL10KH系列可以满足要求.
根据前面的分析，超高速系统的信号连线必须采用微波传输线作为信号之间的连线，并要进行正确的端接.这样就可以消除反射，并精确控制信号的延迟.
3.模拟电路的抗干扰
系统抗干扰的方法首先是屏蔽，包括电路整体的屏蔽以及系统模拟部分和数字部分之间的屏蔽.但是由于超高速系统一般是高功耗的，因此还必须兼顾散热问题.
数据采集系统中数字电路对模拟电路的干扰是主要误差源之一.消除这一干扰可以通过器件的隔离、电源滤波、星形接地以及元器件的合理布置来解决.在超高速系统的实现中，大面积地是一个最基本、也最重要的因素之一，一方面它可以减小干扰，另一方面它也是微带传输线的一个组成部分.
4.系统的实现与性能测试
(1)系统的实现 系统中采用了单片超高速AD芯片加全局存储器的体系结构，并采用单片机构成系统与IBM-PC计算机的接口，使数据采集的结果可以在计算机中显示并加以处理(图1).其中，为降低对存储器速度的要求，采用了分路数据输出的方式，使存储器的速度降低为AD变换速度的一半.存储器的周边器件采用ECL芯片.信号之间的连线采用微带或带状传输线，并端接了合适的端接电阻.
图1 超高速数据采集系统的体系结构
(2)系统性能测试 数据采集系统的性能测试主要包括静态测试和动态测试，其中动态测试更能够全面地反应系统的性能.在动态测试中最为关心的指标是动态有效位(ENOB).本系统在250MS/s采样速率、125MHz输入信号时测试了系统的动态有效位，可以证明，系统的动态有效位在7-bit以上.
六、高速数字脉冲压缩系统的实现
1.脉冲压缩的基本原理［8］
脉冲压缩算法的基础在于匹配滤波的理论.假设发射信号为S(t)，其频谱为S(ω)；并设匹配滤波器的冲击响应为h(t)，传递函数为H(ω)，则脉冲压缩后的信号输出为：
Y(ω)=H(ω).S(ω) (1)
y(t)=h(t)
s(t) (2)
这里，只要匹配滤波器的冲击响应/传递函数与发射信号满足匹配滤波关系，就可以获得脉冲压缩的输出结果.
2.脉冲压缩的主要实现方法
(1)时域法实现脉冲压缩 时域法实现脉冲压缩的基础是式(2)：由于匹配滤波在时域等效于相关接收，因此，时域法实质上就是数字相关的方法.图2显示了相关数字脉压的基本结构.其中，采集的原始信号与预先存储的参考码送入相关器，相关器的输出就是脉压后的数字结果；可以采用DA变换将其变为模拟信号显示.
图2 时域法实现数字脉压
(2)频域法实现数字脉压 频域法实现数字脉压的基础是式(1)，其基本结构示于图3.这里，采集的原始信号首先通过FFT变换到频域，与预先存储的参考码相乘后，再通过逆FFT变换回时域，就构成脉压后的数字结果；同样可以采用DA变换将其变为模拟信号显示.由于FFT算法相当于快速卷积，因此频域法的运算速度一般要快于时域法，尤其在压缩比较大的情况下.
图3 频域法实现数字脉压
3.一种高速实时多功能数字脉冲压缩系统的实现
采用频域法实现了一个高速实时多功能数字脉冲压缩系统；系统的体系结构就采用图3的方式.这里，系统实时性的关键问题是FFT芯片的速度；我们选择了可在98us时间内完成1024点FFT的高速专用FFT芯片.系统中存储参考码的EPROM可以存放不同的匹配滤波器参数，只要变换EPROM的地址，就可以实现对不同信号形式的脉冲压缩.因此，这是一种高速、实时、多功能的数字脉冲压缩系统.
七、超高速雷达信号发生器/回波模拟器的实现
1.直接数字合成法实现超高速信号发生器
DDS的基本原理如图4所示［20］，其核心内容是超高速D/A变换器和一个正弦查找表.这里，正弦查找表存储了一个完整的正弦波在不同相位上的幅度值；因此，只要改变正弦查找表的寻址方式，就可以获得不同类型的数字信号；再经过DA变换器和低通滤波器，就是所需要的模拟信号.
图4 DDS技术的原理框图
2.超高速雷达回波模拟器的实现
(1)雷达回波模拟的基本原理［10］ 雷达回波模拟器的实质是“分立DDS”的方法，即把DDS的数据存储器(即DDS中的正弦查找表)和DA变换器分离开，并采用随机存储器RAM代替DDS中的ROM.这样，在分立的随机存储器内可以存储各种复杂的雷达回波数据，而且可以实时修改，这样就可以实现各种目标回波和干扰背景的模拟.
(2)雷达回波模拟的主要模块 雷达回波模拟器主要包括数据生成、数据调度、DA转换三个模块；如果要求模拟产生中频或射频回波，则还要包括载频调制模块(图5).这里，数据生成模块产生雷达目标、噪声、杂波、干扰等互相叠加的复杂回波数据；数据调度模块主要用于生成实时回波数据；D/A转换和低通滤波模块用于生成所需要的模拟视频回波信号.
图5 雷达回波模拟器的原理框图
(3)超高速雷达回波模拟器的实现 采用图6介绍的方法实现了一个超高速雷达回波模拟器.模拟器的时钟频率为250MHz，因此模拟器的输出频率最高可达125MHz(图6).
3.采用超高速雷达回波模拟器产生多种雷达发射信号
以上介绍的超高速雷达回波模拟器不仅可以用作回波模拟，而且可以用作信号生成.这里，如果在图6的多路全局存储器中存放正弦查找表，则图6实际上就是一个DDS系统.
采用回波模拟器产生信号与DDS芯片的主要差别是：一、DDS在同一时间只能产生一种信号，而回波模拟器可以在同一时间产生多种不同信号的叠加；二、DDS可以产生具有任意相位分辨率的连续信号，而回波模拟器由于循环寻址比较困难，因此只能产生一些特定频点的信号，其产生信号的频点数受到全局存储器容量的限制.
数模转换器（DAC）的作用是将数字信号转换为模拟信号，这逐渐成为我们日常生活中司空见惯的事。例如，在蜂窝电话、CD和DVD播放器以及HDTV中，都可以发现DAC的身影。直接数字频率合成器（DDS）也是一种DAC，可以生成数字正弦信号，并将其馈入DAC来产生相应的模拟信号。本文将重点介绍新近出现的一项技术突破，它借助DDS技术大幅提升了DAC的无杂散动态范围（SFDR）性能。
从理论上来说，DAC可以将数字信号正确无误的转换成等效的模拟信号，但实际上，转换过程几乎不可能是完美的。DAC的数字分辨率会引入量化误差，当将DAC的输出信号通过频谱分析仪显示时，这种误差表现为本底噪声。此外，其它误差，例如线性度误差，会造成DAC输出频谱上出现不期望的谐波分量，这些谐波往往是限制DAC无杂散动态范围（SFDR）性能的一个因素。
一般说来，谐波并不是一个严重的问题，因为人们往往不费多大气力就可以将其从输出频谱中滤除。不过，通过DAC将数字信号转换为模拟信号的过程属于采样理论所支配的研究领域，根据大量记载的数字信号处理的各种定理可以得知，谐波信号并不总是出现在容易观察到的频率点上。例如，假定一个以100 MHz采样的DAC可以产生一路频率为26MHz的正弦信号，可以预料到，其三次谐波会出现在78 MHz频率处，这可以轻松地滤除。事实上，由于采样的影响，在22 MHz处还会出现一个三次谐波的镜像。该镜像距离26 MHz的基频信号只有4 MHz的间隔，这使得滤除谐波信号的工作难度大大增加。显然，如果谐波可以有选择性的衰减，则DAC的SFDR性能将得到极大的提升。
DDS的主要功能是产生正弦波。合成正弦波的质量的一个关键衡量标准是谐波失真。正如上面所解释的那样，DAC所引入的谐波失真往往是限制DDS中SFDR性能提高的因素。目前改善SFDR的解决方案是频率规划和/或在DAC输出端添加外部滤波电路，但这些方法往往并不适用，尤其在采样的影响下，谐波非常接近基频信号。
一个可选的方案是对DAC输入端的数字信号进行预失真处理，以抵消失真信号。这一概念实际是“相消干涉”技术的翻新。众所周知，将两个具有相同频率、幅值相同但方向相反的正弦信号相加，则这两路信号将完全抵消。
先考虑在DAC产生的正弦信号这一背景下的各种信号，就可以很好地理解这一概念的数学解释。首先，我们具有幅值为P、频率为ωP的原始正弦信号，其次，我们有幅值为S、频率为ωS的任意杂散分量。原始信号和杂散分量之间的频率关系为ωS=NωP（其中N>1）。另外，在杂散正弦信号为谐波的特殊情况下（这也正是本文关注的重点），N是一个大于1的整数。原始信号和杂散正弦之间的幅值关系为S=αP，其中一般有α<<1。接下来，我们产生一个幅值为C的对消正弦信号，其频率与杂散正弦信号相同，但与杂散正弦信号间存在任意角度q的相位差。对消和杂散正弦信号之间的幅值存在如下关系C=βS。不过，由于杂散正弦信号和对消正弦信号具有相同的频率，它们结合在一起会形成幅值为R、频率为ωS的单路合成正弦信号。综合考虑P、S和C之间的关系，并考虑到S和C之间存在相位差θ，则可以证明，合成正弦信号的幅值可由下式给出：
当对消正弦信号的幅值与杂散正弦信号相同，而两者间存在180°的相位差时，即β=1，θ=180°(π rad)，在这一条件下，正如所期望的，R=0。
推导出上述关于R的表达式后，考察R、β和θ之间的定量关系将十分有益。考虑比值R/αP，可以很好地实现这一目标，该比值可以给出合成正弦信号与杂散正弦信号之间的相对幅值关系。如果以dB为单位，则该比值可以表示为：
图1
基本的DDS架构包括一个累加器、相位-幅值转换器和一个DAC。该结构非常适合于相消干涉概念的具体实现。对消信号可以通过添加一条对等的DDS通道来生成（不包含DAC，见图2）。不过，在原来的DDS通道上必须进行两处修改。第一处是添加一个加法器，插入到原始信号通道的相位-幅值转换器与DAC之间，以方便对消信号与原始信号的组合。第二处则是增加一个乘法器，它以原始的频率调谐字作为一路输入，而以用户规定的频率缩放比例值作为另一路输入，这就提供了对对消信号的频率进行调节的能力。不过，因为对消信号的频率始终是原始频率的整数倍（如：谐波），乘法器的设计在一定程度上得以简化（采用整数而非浮点）。
除了针对原DDS通道进行的两处改进之外，还需要对“对消”DDS进行两处修改（见图2）。第一是在累加器和相位-幅值转换器的之间插入一个加法器。这样，可以使对消信号相对于原始信号产生一个相位偏移（θ）。第二是在相位-幅值转换器的输出和DAC之前的加法器之间插入一个乘法器，这样能按比例调整对消信号的幅值。
图2
DDS产生的频率恰好为原始信号频率的整数倍的能力是相消干涉的重要因素。精确的频率匹配非常关键，否则谐波杂散信号和对消信号在相位上会出现相对漂移，使得相消干涉原理“遭到破坏”。
研究表明，对消DDS设计的复杂性可以低于原始DDS，这是因为，与原始信号相比，DAC产生的谐波杂散分量往往很小。一般来说，谐波杂散分量为-50dBc，或者更低。这样一来，对消信号的强度将不到DAC满量程输出的0.32%，这意味着，产生对消正弦信号时，并不需要用到DAC的高8位。于是，如果原始DDS设计中采用了一个14bit的DAC，则对消DDS只需要6bit的输出（14bit DAC分辨率减去8个未使用的高位）。相应的，这意味着对消DDS的相位-幅值转换器值需要具有9bit的相位分辨率。这基于DDS设计遵循的“经验法则”。因此，对对消DDS幅值需求的降低，意味着对消DDS所需的硬件要少于原始DDS。
经验法则：相位-幅值转换器的相位分辨率必须比其幅值分辨率高出至少3bit，以保证½ LSB的幅值精度。
对消DDS还可以进一步简化。对消DDS累加器前的乘法器来产生所需要的谐波频率。不过，由于累加器只不过是一种累积相加的结构，而乘法与加法是可交换的，因此，乘法器也可以放置在累加器之后。因为原始信号和对消信号的累加器是并行工作的，对消累加器是冗余的，这使得对消DDS的结构更为简单，如图3所示。从图中还可看出，较小的输入和输出数据总线宽度（分别是Q和S）将使相位-幅值转换器变得更为简单。
图3
到目前为止，我们忽略了一个小问题。当原始和对消信号在到达DAC之前相加时，会出现溢出。这是因为，原始DDS的相位-幅值转换器的设计使之输出满量程正弦信号。任何添加到原始相位-幅值转换器满量程输出上的信号，都必然导致溢出。只需稍微衰减原始相位-幅值转换器的输出，使之为对消信号留出足够的空间，就可以轻松地解决这一问题，如图4所示。
图4
所要求的衰减取决于对消DDS能够产生的最大对消信号。最大对消信号基于S（在对消通道相位-幅值转换器的输出端处的数据总线宽度）。如果给定了一个D bit的DAC和一个最大宽度为S bit的对消信号，则所需的衰减值由下面的公式给出。例如，如果采用一个12bit的DAC和最大为4bit的对消信号，则衰减值为1-2(4-12)= 0.99609375。
只需要复制图2中所示的“简化的对消DDS”，就可以非常简单地将该概念扩展为多通道的谐波抑制技术，如图4所示。请注意，每个对消DDS都有自己的频率、相位和幅值控制。所有对消通道在DAC之前与原始信号相加到一起。
图5
在多通道实现方案方面，需要注意的是余量调节所需的衰减值必须考虑到对消通道数量（N），因此对对消公式作轻微的调整：
用相消干涉方法消除谐波杂散分量时，实际需要的幅值和相位值取决于原正弦信号的频率和DAC内部的各种非线性特性。由于这种可变性的存在，对消DDS的幅值和相位设定必须根据经验来确定。
为了消除谐波杂散分量，首先应该确定其实际的频率。采样影响会导致所期望的谐波频率之外的频率点上出 现谐波杂散分量。其具体的频率点位置可以通过如下流程来确定。首先，令fS为DAC的采样速率，fP是原始正弦信号的频率，fH是谐波频率，而fSPUR是在对采样的影响进行修正后的谐波杂散分量的频率。为了找到fH，将fP乘以谐波数N（即，二次谐波N＝2，三次谐波N＝3）。接下来，求出fH / fS的余数R。如果R < fS/2，则fSPUR=R；否则，fSPUR=fS-R。
了解谐波杂散的确切位置后，就可以用频谱分析仪来确定其相对于原始正弦信号的幅值。注意杂散分量的幅值相对于原始信号的幅值的关系是以dBc为单位。例如，如果原始信号测量值为-12dB，而杂散分量的测量值为-71dB，则dBc值为-71－（-12）＝-59dBc。于是，杂散分量和原始信号之间的电压关系即为：
因为原始信号的电压电平是DAC满量程摆幅输出决定，于是根据上面的比值，可得出所要求的对消信号电平。不过， DAC所产生的正弦信号的幅值取决于频率。这种与频率间的相关性是确定性的，而且由sin(x)/x (或sinc)的响应特性所决定。因为对消正弦信号是在DAC的输入端产生的，其幅值必须按比例缩放，以补偿DAC的sinc响应特性。所需要的缩放因子为
因此，所需要的对消信号的幅值与DAC满量程输入之间的相对关系由下面的公式给出。该量代表了产生一个具有恰当幅值的对消正弦信号时所需的DAC满量程输入所占的比重。
实际的幅值调节代码，ASCALE（见图3），取决于DAC分辨率（D bit）以及对消DDS分辨率（S bit）。一旦输入适当的幅值代码，杂散和对消信号的幅值将实现很好的匹配。
虽然频谱分析仪有助于确定ASCALE值，它却未能提供关于原始正弦信号和相应产生的杂散分量之间的相位关系的任何线索。因此，我们需要采用试错法来获得用于对消DDS的适当的相位代码。
这种杂散削减技术的使用提供了抑制最差情形下杂散分量的方法，该最差情形通常由二次和三次谐波分量所造成。于是，宽带SFDR可以得到显著的改善。事实上，对于谐波相关的杂散分量来说，该技术的特性类似于一个完美的陷波滤波器。这可以大大简化DAC输出端的滤波要求，从而减少元器件的数量并节省成本。
应该注意到，该降低杂散分量的方法是在最近DDS技术进步的辅助下实现的。新的算法和架构已经降低了功耗和杂散分量水平。未来的DDS将继续遵循其低功耗化和降低杂散分量的趋势发展，为DDS作为系统设计的一个关键构建模块的广泛应用铺平道路。
本文重点介绍了相消干涉的原理以及如何利用DDS电路来实现该技术。本文的第二部分将继续专注于如何利用AD9912来实现，这是一款具有2个杂散抑制通道的低功耗1GSPS DDS。文中将展示如何根据元件间轻微的波动来进行平均化抑制。文中还将讨论在电压和温度变化条件下的稳定性。
类别：默认分类| 评论(0) | 浏览(169) 中国集成电路发展水平2010-05-16 19:53 中国电子工业的水平是什么样??这个问题要回答其实很简单:你看一看周围我们使用的手机里的芯片都是外国货其实就明白了,但在舰船知识论坛上某些SB偏偏
要搞得神经兮兮的,仿佛这个国家有很多秘密武器,只是没有用在民品上.我们
就谈一谈这方面的情况:
1:大功率开关器件:主要指功率开关管如MOS, IGBT等.在军事上用于雷达电子设备
的电源,飞机的全电控制(传统的用液压控制,现代战机都是步进电机控制也就是说
全电控制,它可方便的接上机载计算机),军舰上导弹,火炮的方位控制.这个东西
中国怎么样了,因为我不了解军方,就从民品来说,小到变频空调,手机充电器,大到
电力机车,电梯设备,高楼大厦的水泵,通信电源通通是外国货,国内某大学的老师在改造
舰炮瞄准由液压该电控烧坏了一筐美国IR公司MOS管, 你们说中国水平?????????
2:微波磁控管.所有微波炉的这个都是日本货.由于从老大哥的雷达偷了不少,加上
此东西如显象管是夕阳产品,所以差距不是很大, 估计和西方的差距在于使用寿命.
3:微波器件,主要指砷化钾器件,射频功放和收发信机用它.和西方差距极大,频率3G以上
的产品西方就禁运了,3G波段米波雷达都不行,美帝国主义真很毒啊!!!当然通过特殊渠道还是可以搞到手的，手机或基站还是不限制的(不过都在2G以下)
4:电阻电容:电阻和国外水平相当.但电容就差远了,尤其在大电流,高电压,高频率,大容量的。另外在一致性国产的也很差, 比如说10U的,在-10度时和+40度时能差好几U.每个之间的精度也很差,相控阵雷达主要是利用电磁波的不同相位幅度在空中叠加形成波束,所以移相器非常重要。从原理上电波每经过一RC器件它的相位就会变化,所以高度一致的阻容电感器件是非常重要的,这就是说为何相控阵雷达要筛选器件,说白了就是用一千个电容筛选出容值相差最小的
5:ADC 和DAC. 现代雷达或声呐都必须对接收信号进行数字信号处理,这样才能分清目标,所以要用高速ADC将接收的模拟信号变为数字信号.从这种模拟芯片而言,对工艺的要求不高,不要0.1之类的工艺,但对设计者有很高的要求,必备资深的经验,中国的高手你们见过吗????高速2GHZ以上的ADC是，DAC,DDS是西方对华的禁运产品.当然特殊渠道另当别论。
6:CPU.分为CISC(复杂指令)和RISC(精减指令).前者以INTEL为代表, 后者主要用于嵌入系统如手机,PDA之类. CISC难度大,世界上没有几家做,中国据说可做486.RISC是低档货,要是没时间或精力的话可以买一个现成的核(就是一个VHDL程序,ARM是一个代表)至于方舟2号之流是一个破烂,要是想骗政府的话,你可以在硅谷随便买一个,此公司在硅谷一抓一大吧,美国政府也不管.
7:DSP.在雷达,巡航导弹,声呐上可是关键,相当于人脑,你说重要不重要??美国政府严格限制，如果你上TI的网站游览,那些特殊的系列既是.我有一朋友做TI代理,一天来个军工,要某型号的DSP，他后来上网查原来是用在巡航导弹的图象处理,当然是搞不到,后来这位老兄说搞到了,只是没有开发器,希望搞一套,我朋友说这东西如果你要得到了,TI的CEO也该接受FBI的调查了.DSP实际上就是计算能力很强的CPU,只是比CISC还CISC,一条指令可以完成很多事, 用VHDL编的话很麻烦,分枝太多了了。DSP设计师都是IC设计领域的高手,台湾中研院开发GSM手机芯片,从前端的RF到CPU都能做,就是DSP做不了,最后从美国ADI买了一个老的DSP核.当然有些特殊的DSP可以用FPGA实现,但是大容量高速的FPGA美国也是限制对华出口.
8:理论基础.现代电子设备应用了很多数字信号处理的最新成果,前一阵流传的可发现隐身飞机的雷达其基础就是多部雷达连网,然后利用强大的DSP对多部雷达的接收信号分析,因为一部雷达的反射信号太弱了,多部雷达可以对反射信号叠加,提取出有用的东西,从原理上讲米波雷达定位很差, 但只要有多角反射就一定可以让其原型现身, 所以在未来的雷达面前, 飞机隐身是不可能的, 话又说回去, 现代数字信号处理之父是美国的JACCOBI 和VITERBI(皆为尤太人,可见尤太人精于数理科学, 以色列在武器上能有惊世之举也不奇怪了),它在此方面NO.1. 在理论和工艺上中国都有很长的路要走.现在军工人心浮燥,机构臃肿,你能期望有何奇迹吗????
类别：默认分类| 评论(0) | 浏览(151) DAC和ADC芯片必须满足一些特定的静态和动态参数规格2010-05-16 02:45
■DAC静态参数规格
◇最小刻度（Resolution）是指DAC输出端所能变化的最小值。
◇满幅范围（FSR），是指DAC输出信号幅度的最大范围，不同的DAC有不同的FSR。该范围可以是正或负的电流，电压等模拟量。
◇LSB大小是指输入代码变化最小数值时输出端模拟量的变化。
◇差分非线性度（DNL）用于测量小信号非线性误差。计算方法：本输入代码和其前一输入代码之间模拟量的变化减去1LSB。
◇单调性是指如果增加输入代码其输出模拟量也会保持相应的增加或不变的特性。该特性对使用在反馈环电路之中的DAC非常重要，它能保证反馈环不会被死锁在两个输入代码之间。
◇积分非线性度（INL）是指对一个输入代码所有非线性度的累计。这一参数可以通过测量该代码相应的输出模拟量与传输函数直线之间的偏差来完成。
◇偏置（offset）是指DAC的输入代码为0 时DAC输出模拟量与理想输出的偏差。
◇增益误差（gain error）是指DAC的输入代码为最大时DAC实际输出模拟量与理想输出的偏差。
◇精度（accuracy）是指DAC的输出与理想情况的偏差，包括了所有以上的这些错误，有时用百分比来表示。
■ADC静态参数规格
◇满幅范围（FSR）的定义与DAC的一样。
◇偏置（offset error）是指保证输出代码为0时的理想输入模拟量与实际 输入模拟量的偏差。计算方法：输出第一个代码时ADC的实际输入模拟值减去1/2个LSB大小再减去理想的0代码输入模拟值。
◇ADC的增益误差（gain error）是指满幅输入时输出代码的误差。计算方法：实际的满幅输出代码值加上1/2 LSB值，再加上偏置（offset error）。
◇LSB值是通过测量最小的和最大的转换点后计算得到的。理想情况下，模拟输入变化一个LSB值，将引起输出端变化一个代码。
◇差分非线性度（DNL）用于测量小信号非线性误差。计算方法：两个转换点之间的模拟输入量之差减去一个LSB值。
◇无丢码位数（no missing code）是指该ADC在实际情况下能产生多少位输出。一个14位的ADC可能被说明为“无丢码位数为12（no missing codes to 12 bits）”，这就表明此ADC在输入变化时，其输出端的低两位代码不会发生变化，而只是其它的高12位代码能发生变化。
◇积分非线性度（INL）是指一个指定代码实际输入和传输函数线上理想输入之间的偏移。
◇ADC的测量精度概念与DAC的相似。
■DAC动态参数规格
◇信噪比（SNR）是通过给DAC施加一个满幅的正弦波数字代码再分析其输出波形频率特性而得到的。DAC的输出经过滤波滤除基波分量以及所有谐波分量后剩下部分就是噪声。SNR就是基波分量与所有噪声分量之和的比值。
◇信号与噪声谐波比（SNDR或SINAD）跟 SNR的计算方法一样，只是谐波分量也计算在内。
◇总谐波失真（THD）和SINAD相似，但它只包含谐波分量不包括噪声。在这个比值计算中，基波分量是分母而不是分子。DAC的输入为一个正弦波的数字代码；其输出是阶梯状的正弦波输出，需要通过一个滤波器进行平滑处理。经滤波后的输出波形再在频域进行分析，寻找与基波分量相关的谐波分量。
◇互调失真（IM）用于测试由两种频率互调而产生的非谐波分量的失真。这种失真是由待测芯片的非线性度而引起的。测试该参数时：先给待测 DAC输入两个频率分量的波形数字代码，再计算输出波形中的各个频率分量。
◇最大转换速率（maximum conversion rates）是芯片规格书指标之一。当DAC的输入变化时，其输出端需要一段时间才能得到稳定的相应输出值。最长的稳定时间就是最大转换速率。
◇建立时间（settling）是指输出值达并稳定在预定值的+-1/2LSB范围之内所需的时间。
■ADC动态参数规格
◇信噪比（SNR）的概念与运算放大器的概念一样。和THD测量类似，给ADC输入端加一个纯正弦波，通过ADC芯片的采样之后，输出一组数字代码。再用数字信号处理算法提取其中的SNR信息。SNR的单位是dB。
◇总谐波失真（THD）的概念与运算放大器的概念一样，但他们的测试方法不一样。给ADC输入一个纯正弦波，输出是一组由正弦波采样而来的数字代码，我们再把这些代码与理想值进行比较。使用数字信号处理算法提取其中的总谐波失真信息。单位是dB。
◇信号与噪声谐波比（SNDR或SINAD）是基波分量与噪声及谐波失真分量总和的比值，单位是dB。
◇互调失真（IM）用于测试由两种频率互调而产生的非谐波分量的失真。这种失真是由待测芯片的非线性度而引起的。测试该参数时：先给待测 ADC输入两个频率分量模拟波形数，再计算输出数字代码中的各个频率分量。
◇动态范围（Dynamic range）是指ADC输入信号幅度的最大值与最小值的比值，单位是dB. 理想ADC的动态范围是20log（2bits-1）。
◇无杂散动态范围（SFDR）是指基波分量与其它最大的频率分量（可以是谐波失真）的比值，单位是dB。
3 SAR干扰信号的产生
鉴于该项目的主要试验对象为机载SAR，就SAR干扰信号的产生过程作简单介绍。SAR回波的数学模型如下：
式中：σ(r，x)为目标二维反射特性；Wr(r)为SAR发射信号距离向天线方向图；h1(r，x)为方位响应函数，其为距离r和方位x的二维函数；h2(r，x)为距离响应函数，其为距离r的一维函数，与方位x无关。
可见，SAR回波信号可表示为目标散射特性σ(r，x)乘以距离向天线方向图Wr(r)；再相继与两个脉冲响应函数h1(r，x)和h2(r，x)的卷积。这就是SAR模拟回波产生的二维卷积算法。二维卷积算法可用于欺骗干扰信号的产生，这时还需要根据SAR平台运动参数、平台与干扰站的相对位置进行必要的多普勒补偿。
二维卷积法具体实现算法如下：
假设干扰信号是场景分布函数σ(t，tm)，其中t是距离向快时间；tm是方位向慢时间。距离走动量△R(tm)为：
式中：λ为信号波长；fad为多普勒中心频率。
距离向的参考函数可以表示为：
式中：调频斜率kr=B／Tp；B为距离向信号的带宽；Tp为距离向信号时宽。
距离向欺骗干扰的实现是对距离向信号进行卷积处理，即：
式中：far为多普勒调频斜率
由于有斜视角引起多普勒中心不为零，对方位时域数据作相位补偿，补偿的相位函数是：
方位向欺骗干扰的实现是对方位向信号进行卷积处理，即：
经过二维卷积处理之后，可获得对应场景的干扰信号s′(t，tm)。
4 硬件设计注意事项
整个DRFM模块工作的频率很高，设计时应该严格按照高速电路的设计原则处理每一个细节。
4．1 时钟的设计
时钟电路设计的好坏直接影响高速电路的工作性能。为了防止高速时钟受到外界干扰或向外辐射干扰，需要把时钟的电源和地与其他的电源、地分开。差分信号可以有效的防止干扰，把送入的时钟转换为差分的LVDS或ECL等电平后再使用，可以有效提高时钟质量。板上送到不同地方而又有相位要求的两个时钟，例如送到两路ADC的时钟，走线要等长，并控制好阻抗。
4．2 电源和地的噪声
在高速电路中30％以上的噪声来自电源和地。对于一个印制板，电源、地和过孔构成了整个电源分布系统。板上的大量器件同时开关时需要较大的瞬时电流，这将会带来电源和地的波动，从而引入干扰。去耦是解决电源地噪声的有效方法，把合适的电容放置在器件的管腿附近进行滤波，可以提高电源稳定性。如果板上空间允许，可以放置尽量多的电容。该系统中的高速数据采集和光纤接口板采用光纤传输方式，光纤传输速率高，对电源比较敏感，需单独用稳压块提供供电，和其他3．3 V电分开。
4．3 信号的走线
关键信号尽量走在顶层或底层，这样容易控制阻抗并且可以避免过孔影响信号完整性。需要时用地线包住信号线，屏蔽干扰。过孔之间避免太近，容易引起互扰。尽量使同一层面信号线网的参考层面为地层，切勿以主要层面为电源层。
5 结 语
主要介绍了DRFM的硬件实现。其高速数据采集和宽带波形产生保证了系统的大瞬时带宽，6块并行DSP处理板使得系统具有极强的信息处理能力，便于相干干扰、噪声压制干扰等不同干扰样式的产生。大的存储容量使得系统可以保存脉宽很宽的样本信息。鉴于该DRFM由三部分组成，体积较大，数据中间传输过程较多。以后设计应该考虑模块化，小型化，方便调试。该设计已成功运用在某型号产品上，事实证明了其可靠性和稳定性。
类别：默认分类| 评论(0) | 浏览(90) 基于GaAs集成的数字射频存储器展望 <1>2010-05-15 00:24
数字射频存储器（DRFM）是一种微波信号存储系统，它能够对输入的射频 （RF）信号进行采样和存储，并根据控制指令进行信号重构。它已成为电子对抗 系统中的关键组成部分，主要用于产生拖距干扰信号和假目标欺骗信号。GaAs 集成的 A／D 与D／A转换器、Si_ECL 电路以及RF微波器件在本系统中得到了应用。
引 言
现代电子战孕育了DRFM的诞生，数字射频存储器是一种对射频信号采样、存储、运算然后转发的电子部件。DRFM对样本信息保存下来后，根据需要加入调制信息；再通过高速DAC转发出去，实现对目标的有效干扰。随着大规模集成电路、微波集成电路的高速发展，数据采集和波形产生的工作带宽已越来越宽，信号处理的速度也越来越快，这些都使得DRFM的成本大幅降低，而处理能力大大提高，从而得到了更为广泛的应用。
1 基本原理
接收系统将天线下来的射频信号经过放大、滤波、下变频为中频信号，高速数据采集在基带或中频完成模拟信号的数字量化，数据采集的采样率决定着DRFM的接收带宽。数字样本信号被存储在存储器中，在需要时可随时读取出来并加适当的处理，然后由高速数／模转换器转换为模拟信号，再经激励上变频变频到所需频段，释放有效干扰，其基本组成框图如图1所示。
2 硬件设计
考虑到所需设计的DRFM带宽宽，存储容量大，信号处理运算量大，整个DRFM分为高速数据采集、信号处理单元、干扰波形(高速D／A)3部分，且来分开设计。数据采集和信号处理单元的数据传输采用光纤传输方式，信号处理单元和干扰波形之间的通信采用TS101的LINK口传输方式。
2．1 高速数据采集的设计
高速数据采集完成对正交的基带I，Q基带信号进行模／数转换、存储，再以光纤传输方式将样本信息送给后续信号处理单元。模／数转换芯片是数据采集的核心器件，这里采用Atmel公司的ADC芯片AT84AD001，其为采样率1 GHz、分辨率为8 b的双路ADC，输入电平峰峰值500 mV，16路LVDS电平输出和FPGA接口。FPGA采用Altera公司的EP2S90F1020。它集成了数百对差分管脚和大量的普通I，Q脚，方便与ADC和片外SRAM接口。其片内丰富的PLL资源使得时钟的产生变得更加容易。片外大容量的片外存储器(GS864436)保证了样本的海量存储。GS864436是总线速度高达200 MHz的SRAM，每片容量为2 M×32 b。由于ADC的采样率为1 GHz，就单路I来降数据率为1 GHz×8 b，如此高的数据率显然难以直接和SRAM接口。数据将在FPGA被降速为125 MHz ×64 b后再送到SRAM中。因此实际应用中2片存储器拼接为64 b后用来存储I路数据，2片存储Q路数据。和信号处理单元接口的光纤采用Agilent公司的2．5Gb／s光模块。该光模块为双向光纤，一个通道发送数据，一个通道接收。其原理框图如图2所示。
2．2 信号处理单元设计
干扰算法的复杂性决定了信号处理总的运算量是巨大的。目前极少有独立的运算处理单元能够满足系统处理能力的要求，因此如何构建一个并行处理系统是解决大运算能力的一个必要需求，在并行处理技术中如何协调组织各个处理单元并行工作是设计的一个难点所在。
信号处理单元包括6块TS板、1块光纤接口板、1块CPU板以及2块CPCI底板组成。光纤接口板负责接收数据采集送来的样本信号，再经过机箱的总线传把数据传输给各块DSP板，DSP板对样本作相关处理后，通过LINK口方式把产生的干扰信号送到D／A板。
作为信号处理单元的核心部件DSP板，其选择应满足实时性，大存储，高数据带宽的基本要求，同时应具备易于多板卡互连的接口。因此考虑以TS101为DSP运算单元的通用信号处理板，该板卡主要性能如下：
(1)单板处理能力。由4片内核时钟为300 MHz的TigerSHARC-TS101组成，总处理能力可提供7．2 GFLOPs浮点处理能力；外总线时钟为75 MHz。
(2)系统接口及数据带宽。4片TS101之间紧耦合互连，构成一个处理簇，簇内总带宽2 GB／s；DSP簇对外提供8个Link用于板间互连，每通道125 MB／s，板间总带宽1 GB／s；CPCI标准总线，33／66 MHz、32／64 b PCI接口；支持2个ePMC背板，提供33／66 MHz，32／64 b PMC接口；32 b自定义总线，可以为后插板提供数据传输；定时同步总线，可以保证处理机内所有板卡的硬件同步和时钟同步。
(3)存储容量。每个TS101片内带有6 MbSRAM，4片TSl01共享SDRAM最高2 GB，另外有2～4 MB ZBTSRAM内存。信号处理单元系统结构如图3所示。
图4为频偏100MHz信号经过接收机变频、基带解调为I，Q信号，再经过数据采集量化、存储、光纤传输后。在光纤接口板上所测的各项性能指标。图中可以看到：A／D的SNR为37．2 dB，镜像抑制度为33．55 dB，A／D有效位数达6．12 b。上述指标证明了接收机及高速数据采集设计的正确性。
2．3 干扰波形(高速DAC)设计
干扰波形通过LINK口接收信号处理DSP板卡发送过来的基带I，Q数据．并用片外SRAM对数
类别：默认分类| 评论(0) | 浏览(119) DDS输出频率受时钟频率和频率杂散信号的影响2010-05-13 00:29 DDS概述
直接数字式频率综合器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字来分频系统时钟（SYSTEM CLOCK）以产生所需要的频率。DDS有两个突出的特点，一方面，DDS工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit或者更高），频率分辨率高。
DDS工作原理
下图是DDS的内部结构图，它主要分成3部分：相位累加器，相位幅度转换，数模
DDS的结构
DDS的输出频率
其中fc为DDS的输入时钟频率；
M为频率控制字的值；
N为相位累加器的位数。
DDS的频率分辨率
DDS的频率分辨率为
DDS的最高输出频率
DDS遵循奈奎斯特(Nyquist)取样定律:即最高的输出频率是时钟频率的一半,即fo = fC/2。实际中DDS的最高输出频率由允许输出的杂散水平决定,一般取值为fo ≤40% fC。
DDS输出杂散分布
我们已经知道DDS是一个分频器，在提供一个系统主频的情况下，能够输出低于系统主频，分辨率为2^N的正弦波。即，每一个主频周期，DAC都会输出一个点，而2^N / M个点形成输出频率的一个周期。这就相当于以系统时钟的频率对输出时钟进行采样，根据奈奎斯特定律，这就是为什么输出频率要低于系统时钟40%的原因。 下图为DDS在300M主频，输出80M频率时的频谱。
点击看原图
300M主频, 80M输出 DDS频谱
上图是理想情况下的DDS输出频谱，实际的DDS的输出还会有更多杂散，在下图可以看到，实际的频谱会有各种各样的杂散，我们随后会分析杂散的来源。
点击看原图
4Bit和8Bit DAC输出频率杂散
为了得到所需要频段内的信号，需要在DDS输出端加一滤波器来实现，而低通滤波器能较好的滤除杂波，平滑信号，所以低通滤波器的设计就尤为重要，滤波特性的优劣对输出信号的性能起重要的影响。
类别：默认分类| 评论(0) | 浏览(196) 函数发生器与任意波发生器2010-05-11 18:16
典型的DDS原理框图如图所示。其实质是数模转换，仍然要遵循奈奎斯特采样定理。即输出的频率不超过采样率的一半，事实上商用的采用DDS技术的函数/任意波形发生器由于受到低通滤波器设计以及杂散分布的影响限制，输出波形的最高频率均不超过采样率的40%。相对于直接模拟频率合成，锁相频率合成，其优点如下：
·频率分辨率高。若时钟频率不变，DDS频率分辨率仅由相位累加器位数来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多都小于1mHz甚至更小，这是其他频率合成器很难做到的。
·工作频带较宽。根据Nyquist定律，只要输出信号的最高频率分辨率分量小于或等于fclk/2就可以实现。而实际当中由于受到低通滤波器设计以及杂散分布的影响限制，仅能做到40% fclk左右。
·超高速频率转换时间。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。DDS的频率转换时间可达到纳秒数量级，比使用其它的频率合成方法都要小几个数量级。
·相位变化连续。改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。
·具有任意输出波形的能力。只要ROM中所存的幅值满足并且严格遵守Nyquist定律，即可得到输出波形。例如三角波、锯齿波和矩形波。
·具有调制能力。由于DDS是相位控制系统，这样也就有利于各种调制功能。
同时DDS合成技术也有一些固有的缺点，如下：
·杂散分量丰富。这些杂散分量主要由相位舍位、幅度量化和DAC的非理想特性所引起。因为在实际的DDS电路中，为了达到足够小的频率分辨率，通常将相位累加器的位数取大。但受体积和成本的限制，即使采用先进的存储方法，ROM的容量都远小于此，因此在对ROM寻址时，只是用相位累加器的高位去寻址，这样不可避免地引起误差，即相位舍位误差。另外，一个幅值在理论上只能用一个无限长的二进制代码才能精确表示，由于ROM的存储能力，只采用了有限比特代码来表示这一幅值，这必然会引起幅度量化误差。另外，DAC的有限分辨率以及非线性也会引起误差。所以对杂散的分析和抑制，一直是国内外研究的特点，因为它从很大程度上决定了DDS的性能。
·频带受限。由于DDS内部DAC和ROM的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL等工艺制作的DDS芯片工作频率一般在几十MHz至几百MHz左右。但随着高速GaAs器件的出现，频带限制已明显改善，芯片工作频率可达到4GHz范围左右。
一、Orion-V5双通道12bit D/A输出 每通道3.0 Gsps
TEKMicro公司推出QuiXilica-V5 VXS 系列新品Orion-V5,提供双通道12位 D/A转换器，运行频率3.0 Gsps。新产品采用ANSI/VITA 41总线 6U规格，每个D/A 转换器配备独立FPGA处理器，第三枚FPGA处理器用于协处理或者系统控制。Tekmicro可在预警仿真或波束导向等应用实现多通道同步精确采样。
Orion-V5采用 Euvis 公司的 MD653D 砷化镓高速DA转换器，具有4GHz带宽。由于FPGA处理能力的限制，只能实现3.0 Gsps转换率,D/A转换器的实际性能高于3.0 Gsps。随着FPGA性能的提高，未来的Orion和Triton的采样率可达到最高的4 Gsps。
D/A 转换器的输出为交流耦合，可以是单端或差分形式。
Orion-V5可应用于高信道数应用，如：雷达，智能信号，电子对抗 。
二、Triton-V5 A/D D/A转换器 2.2 Gsps ADC 3.0 Gsps DAC
Triton-V5使用一条10位 2.2Gsps A/D转换器和一条12位 3.0 Gsps D/A转换器和三枚FPGA处理芯片。和Orion-V5一样, Triton-V5采用了QuiXilica-V5 VXS架构。高性能的A/D D/A转换器为用户提供高带宽信号接收与发射。
Triton-V5 的A/D 和砷化镓D/A模块具有良好的均衡性，从信号采集到响应都具有超低的延时，使其在电子干扰和雷达诱饵等应用中发挥关键作用。A/D 和 D/A模块可使用常规时钟，也可以使用多板同步时钟，或者基于特殊应用要求的独立时钟。
Orion-V5采用E2V AT84AS008 A/D和 Euvis MD652D D/A转换器
Orion-V5 和 Triton-V5 拓展了Tekmicro公司的QuiXilica-V5产品线，具有高速，低延时和高分辨率的优势。Orion 和Triton都可实现多卡多通道同步采集，甚至可选择替代产品。”
Tekmicro技术总监Andy Redig说,“Triton-V5同时集成了高速A/D D/A转换器，与其他多卡解决方案相比，具有低延时的优势。QuiXilica的系列产品：Orion-V5, Neptune-V5 和Triton-V5将为客户提供前所未有的高性能产品。”
1 引言
频率源是雷达、通信、电子对抗与电子系统实现高性能指标的关键，很多现代电子设备和系统的功能都直接依赖于所用频率源的性能，因此频率源被人们喻为众多电子系统的“心脏”。而当今高性能的频率源均通过频率合成技术来实现。传统的频率合成器有直接频率合成器和锁相环两种。直接频率合成方法具有频率转换时间短、近载频相位噪声性能好等优点，但由于采用大量的倍频、分频、混频和滤波环节，导致直接频率合成器结构复杂、体积庞大、成本高，而且容易产生过多的杂散分量，难以达到较高的频谱纯度。锁相环式频率合成器具有很好的窄带跟踪特性，可以很好地选择所需频率的信号，抑制杂散分量，并且避免了大量的滤波器，有利于集成化和小型化。但由于锁相环本身是1个惰性环节，锁定时间较长，故频率转换时间较长。除此之外，由模拟方法合成的正弦波的参数，如幅度、频率和相位都很难控制。
直接数字式频率合成（DirectDigitalFrequencySynthesis，简称DDS或DDFS）是近年来发展起来的1种新的频率合成技术。它将先进的数字处理理论与方法引入信号合成领域，标志着第三代频率合成技术的出现。其主要优点是相对带宽很宽、频率转换时间极短（可小于20ns）、频率分辨率很高（典型值为0.001Hz）、全数字化结构便于集成、输出相位连续、频率、相位和幅度均可实现程控。因此，能够与计算机紧密结合在一起，充分发挥软件的作用。DDS技术的实现完全是高速数字电路D/A变换器集合的产物。由于集成电路速度的限制，目前DDS的上限频率还不能做得很高。但GaAs（砷化镓）材料在集成电路中的应用，使得DDS上限频率不够高的缺陷正在不断地被克服。作为应用，现在已有DDS产品用于接收机本振、信号发生器、通信系统、雷达系统等，特别是跳频通信系统。
2 DDS的工作原理
首先考虑1个周期的正弦波连续信号，以等量的时间间隔T对其采样，并进行量化，则可得到1个周期的正弦波数字信号。将该数字信号存入存储器中，即构成了正弦函数查找表。存储器的地址代表了时间取样的序号。对正弦波而言，当频率一定时，正弦信号的相位与时间成线性关系。因而不同的取样序号也就代表了正弦波信号的不同相位，存储器中所存数值则是量化后的正弦信号幅度。假设正弦波波形存储器存储了1个周期的M个相位取样值，当以频率fC的时钟信号反复读取波形存储器时，读出一个周期的正弦波数据所需的时间是T=M/fC，即输出合成信号的频率为fO=1/T=fC/M。显然，当改变时钟fC时，合成信号的频率也随之改变。
工程实现上，合成信号频率的改变是通过保持时钟不变，而对波形进行1次时域再抽样来实现的。基本DDS主要由参考频率源、相位累加器、正弦波采样ROM、数模转换器（DAC）及低通滤波器构成。图1是DDS的1个基本结构图。
2.1相位累加器
相位累加器由N位加法器与N位累加寄存器级联构成。每来1个时钟脉冲，加法器将频率控制数据与累加寄存器输出的累积相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上1个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下1个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累积满量时就会产生1次溢出，完成1个周期性的动作，这个周期就是DDS合成信号的1个频率周期，累加器的溢出频率就是DDS输出的信号频率。例如：
ROM中存有1个周期的正弦函数的幅度值x(1)x(2)…x(100)。
当K=1时，即是上述原理分析中的情况，输出合成波形的取值依次为x(1)x(2)…x(100)x(1)x(2)…x(100)…，所以fO=K×fC/100=fC/100；
当K=2时，输出合成波形的取值依次为x(1)x(3)…x(99)x(1)x(3)…x(99)…，所以fO=K×fC/100=2×fC/100。
对于计数容量为2N的相位累加器和具有M个相位取样的正弦波波形存储器，若频率控制字为K，则DDS系统输出信号的频率为fO=fC×K/2N，而频率分辨率为Δf=fOmin=fC/2N。
2.2相位－幅值转换
用相位累加器输出的数据作为取样地址，对正弦波波形存储器进行相位－幅值转换，即可在给定的时间上确定输出的波形幅值。
2.3数模转换及低通滤波器
DAC将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。按照Nyquist准则，最高输出频率可达0.5fC。但考虑到实际低通滤波器性能的限制，实际最高输出频率一般取为40％fC。
3 特点及性能分析
由工作原理可知，DDS具有相对带宽很宽，频率转换时间极短（可小于20ns），频率分辨率很高（典型值为0.001Hz），全数字化结构便于集成，输出相位连续，频率、相位和幅度均可实现程控等主要优点。但是它的全数字结构也使其有较大的输出杂散，这一缺点是限制DDS进一步应用和发展的主要因素。
DDS的杂散信号有以下3个来源：
（1）相位舍位
为了得到很高的频率分辨率，相位累加器的位数N通常做得很大，但实际上由于受体积和成本的限制，用来寻址ROM的位数W（W一般取值为14）要小于N，查表时相位累加器的低B位就被舍去，因而会引入相位舍位误差。
（2）幅度量化
任意1个幅度值要用无限长的比特流才能精确表示，而实际上ROM查询表的输出位数L是个有限值，这就会产生幅度量化误差。
（3）DAC的非理想特性
4 结束语
DDS除了能用于通信的调制器之外，还可用于任意波形产生。只要在波形存储器中存入正弦波波形及方波、三角波、锯齿波等大量非正弦波波形数据，然后用计算机编程对这些数据进行控制，就可以任意改变输出信号的波形。另外，可在许多锁相环（PLL）设计中用DDS代替多重环路以有效地实现频率精调。
DDS是现今1种重要的设计手段，高速集成电路的发展进一步改善了DDS的性能，它与传统技术相结合，组成各种混合方案能将频率源的性能提高到1个新的水平，因而未来DDS不仅应用于传统上需要使用信号源的领域，而且必将开拓许多新的应用领域。
一．前言
在现代电子战（EW）中雷达面临着综合性电子对抗、反辐射导弹、低空和超低空突防以及目标隐身技术等威胁，这就要求雷达具有反地物、抗积极和消极干扰、反隐身以及保护自身的能力。而雷达的这些能力与雷达信号形式和带宽有着密切的关系。就宽带雷达信号而言，随着现代技术的不断发展，对信号形式和带宽的要求也越来越高。但是总的趋势就是要求具有高速度、高精度和宽频段。在上世纪中期对于传统的模拟电路而言这几乎是很难实现的，因为三者之间存在无法克服的矛盾。但是到上世纪末本世纪初，随着数字电路的发展，直接数字频率合成技术（Direct Digital Synthesis）应运而生，为实现这一目标带来希望。由于DDS技术采用全数字技术，使它具有极高的频率分辨率、输出频率相对带宽较宽。频率转换时间极短。任意波形输出能力和可以程控等优点。
DDS输出信号的三个参量（频率、相位和幅度）都是由数据控制字来决定的，即通过改变相位累加器输入端的频率控制字来实现频率控制、改变相位累计器输出端的相位来实现相位控制、改变RAM输出的幅度来实现幅度控制。从而合成各种调幅、调频和调相波形，以满足过去模拟技术无法实现的需求。
二．该技术现状
2.1 DDS目前工艺
上世纪末由于受到集成电路工艺和微电子技术发展的限制，DDS输出最大只能为50MHz，所以并没有得到大范围的应用。而本世纪由于技术的成熟和新材料的使用，使得DDS技术也更加成熟。目前国内市场上可以获得DDS芯片的时钟速率可以达到1GHz，但是据资料显示，采用GaAs（砷化镓）的DDS部件其时钟速率可以达到4GHz。现在有多家公司致力于DDS芯片的研发，其中包括ADI公司，INTESIL公司、FAIRCHILD等公司。
2.2 目前国内外应用现状
目前DDS技术以其独特的优点正在世界范围内正越来越多的被应用于军事领域。目前美军已在许多系统中用其代替传统的VCO，产生高精度、高稳定度的频率源。目前国内市场上可以得到的数据显示DDS的时钟速率可以达到1GHz，但是据资料显示，采用GaAs（砷化镓）的DDS部件其时钟速率可以达到4GHz。目前国内已有多家研究所和院校在此领域从事研究，但目前已经应用于整机的还未见报道。为了适应现代电子战发展的要求，同时提高我国防的电子战的能力，特提出基于DDS的高速高精度宽频带频率合成器（2～4GHz）方案。
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有时,问题的解决仅仅源自最轻松时刻下的灵机一动,而不是全身心投入其中。轻松的感觉可以打开我们不循成规的思维之门,例如,Alchimedes在沐浴时发现浮力定律,而FA von Kekule则在小憩时发现苯结构,这些都是无心插柳之作。
用3个星期的时间探寻解决方案
业界开发CMOS功率放大器(PA)遭遇的主要障碍是克服氧化栅极(gate
oxide)击穿。传统的非线性功率放大器架构(如E类功率放大器)产生的电压往往超过CMOS氧化栅极所能承受的极限。因此,传统架构往往依赖于一些高深的工艺技术,最常用的就是砷化镓(GaAs)技术。研究人员已经研究CMOS PA技术数年,但一直收效甚微。
2000年3月,Silicon Laboratories公司的创始人和主席Nav Sooch额外给了Susanne Paul及其团队3周时间,用以规划如何在CMOS中设计PA。现在Susanne Paul面临着严重的个人危机,因为她职业生涯中最具回报也最具挑战性的项目面临着取消的威胁。
时来运转
Paul的父母分别是物理和生物化学教授,因此对技术的浓厚兴趣促使她进入了麻省理工大学(Massachusetts Institute of Technology, M.I.T)。正如她开玩笑所说的,虽然工程学院中“并没有为女士们预留床位”,但她仍然设法获得了一张“床位”。她是工程系中为数很少的女生中的一位。
大学毕业之后,她于Digital Equipment 公司开始了自己的职业生涯。她在公司担任电路设计工程师,参与了最初的Alpha微处理器开发。之后,她进入了M.I.T林肯实验室(M.I.T Lincoln Laboratory),从事红外和可见光电子成像IC设计。
工作五年后,在公司老板的鼓励下,她决定重新回到M.I.T攻读电子工程硕士和博士学位。1999年,Paul在Hae-Seung (Harry)
Lee教授的指导下,开始准备有关管道化过采样模数转换器的论文。她出席了当年的国际固态电路年会(International
Solid State Circuits Conference, ISSCC)。恰好Silicon Laboratories公司三位创始人中的一位Jeff Scott也毕业于M.I.T,他在年会中遇到了Lee教授。Jeff Scott描述了当时的情形:“当我问及谁是Lee教授最得意的弟子时,他说毫无疑问是Susanne
Paul。于是,我们就邀请她到Austin加入Silicon Laboratories。”
解决方案
Paul不得不迅速解决这个长期困扰业界的难题,当然她自己也从未打算放弃努力。一天,当她在家使用割草机时,解决方案就这样突然不期而至。在她恍然大悟的一瞬间,Paul想出了一种能在CMOS限制条件下工作的全新架构并意识到这个问题已然迎刃而解。第二天,她在不到十分钟的时间内画出了新的CMOS PA架构,而直到今天,最初的拓扑结构仍保持不变。
类别：默认分类| 评论(2) | 浏览(302) DDS 在雷达上的应用2010-05-09 17:57随着雷达技术的发展，出现了多种体制的雷达，比如脉冲多普勒雷达、SAR、相控阵雷达先进，虽然这些雷达的功能不同，但是为了提作用距离和距离向上的分辨率，都彩了大时宽积信号。在雷达信号源设计领域，DDS技术和器件已经得到了很大的发展，相应的出现了很多性能优异的DDS器件，本文旨在介绍一种基于ADI公司的AD9959设计的新型多体制的雷达信号源设计方法，该器件具有稳定度高，相位、频率和幅度调整灵活，能够同时产生4路相关信号，信号形式可以任意设定的特点，这些优异的性能在雷达信号源的研制方面都表现出了良好的应用前景。
2 系统硬件设计
本文设计的多体制雷达信号源是以ADI公司的AD9959为核心，结合FPGA控制电路、信号放大电路构成的。信号参数由主控计算机通过串口进行发送，并同FPGA进行接收，从而控制AD9959完成相应的信号输出。由于在雷达的实际发射过程中，大部分采用的是大时宽带宽的脉冲信号，因此在系统硬件设计的架构中，FPGA还完成了一定的脉冲输出功能，对AD9959输出的连续波信号进行脉冲调制，从而达到输出雷达脉冲信号的能力，而输出的中频信号经过混频电路就可以达到雷达发射所需要的频段。
2.1 AD9959芯片简介
AD9959是一款性能优异的DDS芯片，主要体现在以下几个方面：
4路同步输出通道;
各个通道有独立的频率/相位/幅度控制功能;
超强的通道之间隔离度(>65 dB);
线性频率/相位/幅度扫描能力;
能够达到16级的频率/相位/幅度调制能力;
可通过硬件/软件控制节电模式。
AD9959通过串行I/O提供了多种配置功能，基于这种串行I/O提供的一种SPI模式，同以往的ADI的DDS器件是兼容的。同时，器件采用先进的设计技术，使器件不仅具有优异的性能，而且又具有低功耗的特点。器件集成了具有突出的宽带和窄带SFDR特性的4路高速10位DACs。每一个通道，都具有32位频率控制字，14位相位控制字，10位输出幅度控制字。REF CLK最高可以达到500 M/s，PLL倍频器可以通过软件编程在4～20之间设定。正因为AD9959具有能够输出多通道相关信号的能力，所以AD9959可以广泛地应用于各种场合。
2.2 系统构成
用户通过计算机将所产生信号的参数传送给FPGA，FPGA接收到相应的参数后，控制AD9959输出相应的雷达信号，由于AD9959输出信号是差分电流信号，因此在系统设计时，采用1：1传输变压器将差分的电流信号转化为单端的电压信号，同时为了提高系统的输出驱动能力，在变压器后面进行了信号放大。
2.3 系统通信接口及协议
系统主要是由FPGA向AD9959发送命令，从而输出相应的信号，对于AD9959的控制主要是通过串行总线SCLK和SDIO来实现的，其中SCLK的最大时钟速度可以达到200 MHz，AD9959可以通过SDIO的4根数据线(SDIO 0～SDIO 3)同时进行数据传输，从而可以使数据吞吐量变为800 Mb/s，以前ADI公司的DDS产品有并行和串行两种控制模式，比如AD9850，而AD9959这种SPI控制模式，无疑是更加简洁，对于用户控制而言也更加方便。AD9959有4种串行控制传输模式，分别是Single-Bit Serial(2 and 3-wire)Modes，2-Bit Serial Mode，4-Bit SerialMode。AD9959四个输出通道共享寄存器0x03～0x18，这种寄存器地址共享模式，能够使4个通道同时写入控制字。例如要使AD9959的4个通道都输出某个频率，只需要通过串行总线向AD9959写入一次即可。如果使4个通道互相独立操作，可以通过通道选择寄存器(CSR)进行选择。
AD9959的串行工作模式都工作于寄存器级传输，而不是字节级传输。但是AD9959提供的SYNC I/O功能可以中断I/O操作，这种模式可以使寄存器的某个字节进行设置，从而减少了设置时间。所有指令都是在SCLK的上升沿写入，而在SCLK的下降沿读出的。在本文所设计的雷达信号源中，对于AD9959的控制模式采用了Single--Bit Serial 2-wire Mode，在这种工作模式下，AD9959使用SDIO 0作为数据传输管脚，要使AD9959工作于这种模式，可以将CSR寄存器中的CSR<2：1>设置为00即可。在Single-Bit Serial 2-wire Mode传输模式下，支持MSB优先和LSB优先两种模式。
系统通过FPGA对AD9959进行操作，主要分为两个阶段，第一个阶段为指令周期，在这个阶段把指令写入到AD9959中，在SCLK的每个上升沿写入一个比特，并且这个指令字节规定了将要进行的传输到底是读操作还是写操作，同时包含了寄存器地址;第二个阶段为数据传送周期，主要传送波形参数的控制字。
具体的信号参数是通过上位机通过串口发送给FPGA，因此FPGA还完成了串口收发功能，通过串口，系统主控制器(FPGA)不仅可以完成对上位机命令参数的接收，将信号各项参数写入到AD9959中，同时还可以将AD9959内部状态信息读出并且通过串口上传到计算机。
3 系统软件设计
3.1 FPGA程序设计
在本文所设计的雷达信号源中，采用了XINUNXSpartan-3系列FPGA，型号为XC23S1000，他具有106个逻辑门，Distributed RAM共120 kb，Block RAM共432 kb，还具有4个DCM单元，最大可用I/O391个。由于系统采用FPGA作为核心控制器件，因此具有很好的扩展性，当对系统的参数发生改变时，只需要对FPGA内部程序加以修改即可。而不用进行硬件的改动，正因为FP-GA具有这样的优势，因此使本系统具有很好的灵活性。
通过对FPGA编程，主要完成了对AD9959控制功能和串口收发功能。AD9959内部集成了4个DDS内核，每个DDS内核都集成了32-b的相位累加器和相位一幅度转换器。每路DDS输出的信号频率可以通过下式来计算：
其中，fs表示系统采样时钟，FTW表示频率控制字，fo表示DDS输出信号频率。由于在雷达信号源中，线性调频信号是常用的信号形式，因此这里主要以线形调频信号作参考。FPGA可以向AD9959发送控制字，从而可以控制输出信号的起始频率、调频斜率系数、截止频率等。FPGA控制AD9959写入指令的时序逻辑图如图2所示。
FPGA在系统中不仅完成了控制AD9959的功能，同时还完成符合RS232协议的串口数据的传送功能，UART功能都采用Verilog HDL语言描述，这样使系统更加紧凑、小巧。
3.2 PC机程序设计
PC机软件主要完成用户参数的输入并且将数据通过RS232串口发送到FPGA，程序采用C编写，界面上可以输入生成雷达信号的各种参数，比如信号频率、起始频率、截止频率、调频斜率，由于AD9959可以生成FSK，PSK，ASK多种体制信号，用户还可通过下拉列表选择信号样式。系统控制软件界百如图3所示。
软件中利Visual Studio.NET中提供的串行通信控件Activex来实现串行数据通信功能，软件的程序流程如图4所示。
4 结 语
系统采用FPGA作为核心控制器，不仅完成了对AD9959的控制功能，同时还完成了串行数据传输功能，使电路设计更加简洁并具有很好的扩展性，在系统升级过程中，不必改动硬件设计，只需要将FPGA内部程序进行修改即可完成新的功能。
本文所设计的雷达信号源已经在实际工作中得到很好的应用，系统可以同时输出4路相参的信号，频率范围为10～150 MHz，每路输出可以单独控制也可以整体控制，用户可以通过PC机对系统输出的信号参数、样式进行没定，从而可以很方便地输出相应的雷达信号。系统具有很强的实用性、灵活性和可扩展性，在实际工作中取得了很好的效果，具有良好的应用前景。
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