九乡新闻网重庆梁平兴茂小区图片:Calibre LFD技術順理成章的成為了Calibre產品線的新成員
来源：百度文库 编辑：九乡新闻网 时间：2024/04/28 15:19:59
Calibre LFD技術順理成章的成為了Calibre產品線的新成員
[ 原創 2010-07-27 16:27:19 ]標簽：無 閱讀對象：所有人田之勤 應用工程部經理
Mentor Graphics 明導（上海）電子科技有限公司
在近幾年來，DFM一直是全球EDA業界最熱門的題材。似乎任何產品只要跟DFM
沾上邊，馬上就修成正果，得道升天。綜觀諸子百家對於DFM的定義則是見仁見
智，莫衷一是。就從各家EDA公司的網頁上進行了解。DFM可以是優化標準單元
庫的成品率，或是壓縮版圖，也有說是優化晶圓映射(Wafer Mapping，以至於
平坦化填充 ，以及時序收斂。很明顯的，就以上所涵蓋的領域來說並沒有一個交
集。也由此可知，DFM事實上是一個非常廣闊的領域。因此，在開始談DFM之前
就必須先對本篇所提及的
DFM做一個明確的定義。
早在1999年Singer公司(沒錯!勝家縫紉機公司國際產品部經理James G. Bralla
在著作"The Design for Manufacturability Handbook" 中給與了DFM這個定義
"DFM意味著及早在設計的環節中處理生產所發生的問題，以及整合製造的考慮以
及顧慮在設計當中已達到更高的成品 率的產品。"雖然現在半導體產業比較關注
手機而不是縫紉機。不過對於DFM宏觀上的定義，基本上是如出一轍的。
對於Mentor Graphics來說，DFM解決方案是為客戶提供一個涵蓋設計以及製造信
息的溝通平臺。使設計者能在早期預見不同的設計方案在製造方面所帶來的影
響，從而選擇出對於工藝變異能有更高容忍度的產品。
Parametric
Performance
Interactions
Systematic
Process
Interactions
Random
Particle
Interactions
歸納目前常見的製造問題，大致來說可分為三個部份 :
隨機微粒影響 (Random Particle Interactions
潔凈室中的微粒對於納米元件的傷害 更甚以往。微粒可在實體電路上導致針
孔(pin hole、金屬微粒
(metal island或是成為摻雜的不純物質
(impurties。更甚者會導致開路或是短路，直接影響電路工作的正確性。
設備工藝影響 (Systematic Process Interactions
納米元件的製造對於工藝的精確度要 求更為苛刻。些許的工藝變異(Process
Variation往往就會對電 路製造產生無法挽回的影響。每一層的電路板圖都
需要經由光刻技術將設計正確無誤的 轉印到光阻上。因此光刻工藝的成敗也
就與整體成品率有著唇亡齒寒的關係。
參數效能影響 (Parametric Performance Interactions
由於納米工藝大幅的縮減元件尺寸以 及互連線寬。因此準確的估算提取寄生
參數以及實際版圖元件參數(例如: LOD Effect、Well Proximity Effect
對於未來產品的性能以及可靠性就更加顯得重要。
基於上述的整理，我們可以有系統的將DFM解決流程劃分為週而复始的三個部份
失效定位 (Identify
要解決成品率問題，必先知道問題在哪。與速度或頻率相關的缺陷在高端
工藝中將會扮演主要的角色。如何提高測試的品質且兼顧測試成本以及提高
失效分析的效能，會是這個環節的重點所在。
方案分析 (Analyze
使用DFM設計規則雖然可以提高成 品率，但是也相對的造成晶片面積成本的
提高。設計者需要一個基於DFM規則的統計分析工具，以期在面積利用與成
品率之間做一個最大化的正確決策。
強化加固 (Enhance
在不擴大現有的設計面積的前提下，利用冗余的空間修改版圖以提高製造的
能力相信是對於任何一個設計項目經 理都願意去嘗試的。目前大家所熟知的
手法有雙置通孔(VIA Doubling、金屬填充 (Dummy Metal Fill等。由於這
項工作都是在版圖全局完成之後才能 啟動的。因此，對使用者來說，唯有一
個穩定且有效率的工具才能在納米工藝的設計規模以及設計週期的最後關
鍵完成所交付的任務。
失效定位的解決方案
EDT技術降低測試成本、提高測試品質
失效定位的首要目標就是找出所有產 品發生的成品率問題，才可以針對所有問題
進行優先級判定並加以解決。納米製造工藝縮小了元件尺寸，也帶來了更多可能
的缺陷。因此我們需要新型態的故障模型以確保測試的可靠性，例如實速
(At-speed測試所需的Transition-Delay模型與 Path-Delay模型以及橋接
(Bridge模型。 提高覆蓋率的同時也意味著更多的測試向量以及更高的測試成
本。所謂的EDT (Embedded Deterministic Test就是一種生成內嵌的測試向量
壓縮電路IP的技術，使其保證測試品質的同時能以百倍的壓縮率壓縮測試向量，
進而大幅度降低測試成本。
YieldAssist技術，提高失效分析效率
假設上述的高品質測試方法可以準確 的將所有的故障篩檢出來。接下來的工作就
是針對這些故障進行診斷以歸納出導 致成品率下降的原因。準確的診斷包含定位
出發生故障的電路邏輯 位置(網表以及實體位置(晶片。傳統的故障分析流程缺
乏一整合的平臺。完全依賴產品故障分析工程師與設計部門的溝通合作，逐步的
將故障原因分析定位出來。如果是採用晶圓代工模式，設計公司與代工公司之間
的溝通將會更加困難，也因此降低失效分析的效率導致延長成品率改善的週期。
YieldAssist分析技術與 Calibre驗證平臺的整合，將失效分析流程提升到一個新
的層次。從掃描鏈故障分離、邏輯故障定位、優先級判定、故障類型分類以及實
體位置標定都可以在流程中無縫的銜 接。尤其與Calibre驗證平臺的整合，更可
使產品故障分析工程師快速的在版圖 上標定出故障發生的器件。大幅縮減在晶片
上透過傳統偵錯方法(紅外熱像儀、掃描電鏡等尋找故障
發生位置的時間。
DFM規則分析技術 - Calibre YieldAnalyzer
納米工藝(90nm以下為了量產時之可製造性考慮，開始在傳統設計規則(Design
Rule以外加入有利降低生產風
險的設計 規則。此種以提高工藝容忍度及提高成
品率為出發點所訂定出來的設計規則 ，稱之為？建議規則？（Recommended
Rule）。建議規則是從設計規則中挑出一些基本規則(距離、寬度、重疊面積加
以？放鬆？。舉例來說，在設計規則中要求金屬包覆通孔(VIA至少需要10nm。
但是在建議規則當中則？建議？包覆規則至少是20nm。
這對許多初次接觸DFM設計規則的 設計者來說，往往就產生了觀念認知上的矛盾。
仍舊以傳統的DRC工具嘗試進行建議規則檢查。
圖例(由左至右 1. 原始版圖 2.使用標準DRC規則檢查的錯誤 3.使用建議規則檢查發生的錯誤
由於設計本身是基於該工藝的規則的所設 計。因此，強行使用傳統DRC工具來做
建議規則檢查，只會得到數以萬計的錯誤。這些資訊對於設計團隊來說完全沒有
任何的價值。在DFM的領域裏，設計者需要的資訊更多的是偏向得到對於違反建
議規則的統計分析數據。至於實際發生錯誤的位置，那並不會是首要的考慮。
DFM規則分析工具根據晶圓廠提供的DFM規則文件對版圖設計進行分 析。設計團隊
根據分析出來的報告，進行直觀的(柱狀分析圖、色塊分佈、版圖錯誤高亮以及
客觀的(整體DFM規則相容性評分、DFM規則優先級比較資訊分析。從而由數個設
計方案中選擇出具有更高DFM相容性的設計或是交付後段 DFM強化流程(如雙置通
孔改善設計。
關鍵區域分析技術 - Critical Area Analysis
關鍵區域分析(CAA技術是一個分析晶片因微粒所造成缺陷的實用方法。已有許
多的研究報告證明，使用線上缺陷
資料(In-line defect data進行關鍵區域分
析可以對微粒缺陷所造成的成品率影 響進行建模。此模型為半導體製造提供了許
多重要的資訊。關鍵區域建模可以使得新產品成品率預測更為準確，取代傳統僅
用晶片面積以及缺陷密度進行預測。晶圓廠也可以基於分析結果將注意力集中投
注于對於微粒影響更為敏感的某些產 品中。以最有效的資源投資，達到最大的成
品率提高。
假設單一微粒掉落在晶片上，根據工藝步驟的不同可能會造成版圖圖案缺少或是
增加兩種可能性。若是考慮到實際設計，則微粒可能會造成如下圖所示的三種 (短
很明顯的，我們只需要考慮可能對
路、無礙、開路可能的影響。
對某一尺寸的微粒 ，以微粒中心點測量。足以同時橋接版圖圖形兩端造成短路
設計產 生短路或是開路的微粒。CAA的核心觀
念就是在於分析各種不同尺寸微粒對 于該設計的影響，以期在設計初期儘量減少
使用觸及高密度隨機微粒關鍵尺寸的 距離(考慮短路或是線寬(考慮斷路。
針
或是阻隔線段 傳導造成開路的位置的集合，定義為該微粒尺寸的關鍵區域。如上
圖所示。
針對不同 結構，微粒尺寸的關鍵區域
∫
≈
s
s
e
Yield
λ
上圖大致表現了一個設計上的關鍵區域以及微粒缺陷密度對於成品率所帶來的
面是一個典型關鍵區域分析的實例。首先Calibre DFM工具根據廠家所提供的
A規則文件對版圖設計進行分析。由結果報告可以得知每一個版圖層次對於不
影響。半導體生產線上，微粒缺陷密度應該是隨著尺寸而遞減的。非常微小的微
粒數量佔據多數，由於尺寸遠小于元件尺寸對於整體的影響不大。對於製造有嚴
重殺傷力的大型的微粒在良好的潔凈室控制下，出現機率也是微乎其微。因此，
對於產品成品率影響最大的就是大於 設計規則尺寸的微粒。由不同尺寸的關鍵區
域與缺陷密度的乘積和，就可評估該產品對於隨機微粒所造成的影響。此數值隨
著不同的產品的佈局設計型態 (關鍵尺寸分佈曲線不同，以及不同的生產工廠、
設備條件(缺陷密度曲線不同而變化。
上
CA
同尺寸微粒的成品率模型分析報告。由報告中可以明顯的尋找出對於成品率影響
最大的一種層次 (如Metal or VIA、型態 (Open or Short、微粒尺寸的組合。
針對該項結果，進一步進行色塊報告分析。經由色塊偵錯接口，使用者可以很直
觀的鎖定對於該尺寸隨機微粒抵抗力特別脆弱的區域，進行修改補強。
光刻變異分析技術 - Litho Friendly Design
刻設備參數誤差所造
的影響 ，可以說是微不足道。但是在納米工藝中、由於目尺規寸已經趨近於設
在半導體的製造環節中，光刻工藝可以說是最重要
的一個步驟。每一層佈局設計的版圖都必須要靠光
刻工藝來將設計無誤的轉印到光阻上進行成像才能
進行接下來的步驟。光刻工藝根據不同的材質層次
的特性需求決定出最恰當的設備參數 (NA、Sigma、
etc …、光阻劑、解析度增強技術 (RET、光學接近
效應修正 (OPC技術以達到最大的工藝穩定性。光照
劑量(Dose以及成像焦距(Focus則是控制光刻系統
工作最重要的兩項參數。儘管設備再怎麼精密，曝光
時所釋出的實際光照劑量與設備上所設置的目標值也
或多或少存在著漂移誤差 (Shifting，成像焦距亦然。
在微米、深亞微米工藝中，由於目尺規寸相對的大。也因光
成
備的極限。因此，這些因為參數誤差所造成的光刻變異也就相對的被放大。嚴重
的就會導致光刻失敗，影響成品率。
上圖是同一個設計分別在成像焦距產 成不同程度的設備漂移誤差，在硅片上的實
光阻成像。由此案例比較觀察可得知。當成像焦距漂移了200 納米時，就會有
際
部份版圖結構首先開始出現斷線的情 況。有趣的是，這些結構缺陷並不是版圖所
有圖案都會發生。換個角度想，即使在設備參數產生漂移誤差的情況之下，還是
有大部份的圖案可以正常成像(當然，成像品質不如最佳參數下的結果。因此我
們可以得知。在相同的光刻條件下，不同的版圖設計對於不利的光刻條件會有不
同的強度。如果設備的漂移誤差是無可避免的，版圖設計工程師若是能預先透過
工具知道結構缺陷可能發生的位置、情況。進而採用不同的版圖設計方式以得到
對於光刻變異更有抵抗力的設計，相對的也就提高了設計的成品率。所謂的光刻
友好設計(Litho Friendly Design就是由這個觀念所衍生
的。
由於Calibre驗證平臺是業界唯一以單一核心引擎橫跨實體驗證以及光學接近效
修正兩大領域且經過量產認證的工具。因應光刻變異在納米設計領域所帶來的
例 (由左至右 1. 原始版圖 2. LFD檢查的錯誤 3.光刻成像倣真 4.修改後的版圖
誤的標
。設計人員可經由廠家提供的LFD文件進行光刻成像倣真(資訊型態或精度因廠
D檢查範例 1. 最小距離 (橋接檢查 2. 最小金屬覆蓋通孔檢查
應
衝擊，Calibre LFD技術順理成章的成為了Calibre產品線的新成員。
圖
以同一個例子來做說明。原始版圖經由Calibre LFD檢查後產生類似DRC錯
示
家知識產權保密程度而異以進一步
了解光刻變異對目前版圖設計所帶來的影
響。進而修改設計而得到對於光刻變異有良好抵抗性的版圖設計。
LF
LFD檢查範例 3. 最小線寬 (斷線檢查 2. 最小重合面積(電晶體尺寸控制檢查
納米元件電氣參數分析
電晶體的特性也相對的產生新的變化 。許多微米
effects）在納米工藝下已明顯成為主要效應。對
對等尺寸門極區域因其擴散區的形狀及尺寸大
ssing effects
ll Proximity Effect：
井區離子植入受到光阻影響而產生散射
電性會因N井至擴散
述的效應在版圖設計確定之前是無法確定的。
元件效應參數以及寄生參數進行佈局後倣真，才能確保晶片整體運行效能符合
版圖佈局強化技術 - Calibre YieldEnhancer
由於納米元件的尺寸持續縮小，
工藝的次級效應 （secondary
元件的效能及特性有相當的影響。舉例來說:
Length of Diffusion Effect：
針
小不同而受到STI不同應力 (stre
而導致相異的元件電氣特性。
We
因
（Scattering）效應，電晶體
區距離不同而受影響。
上
因此唯有準確的從版圖上提取各
項
設計要求。
DFM分析的目的是告訴使用者設計所可能 隱含製造上問題，最終提升成品率還是
要訴諸一套高效能且可信賴的佈局版 圖強化方案。相對於自動佈局佈線工具受制
于本身格點(Grid內核。使用階層式實體驗證內核的Calibre YieldEnhancer技
術基於設計規則對版圖進行計算修改 ，則更接近於人工的版圖設計思維，擺脫格
點的約束。可在面積錙銖必較的半導體設計領域將版圖進行最大化加強，並以階
層式的運算效能兼顧產品設計週期後段的時間壓力。
雙置通孔 (VIA Doubling
藝製造中的微小變異是在所難免的。顯而易見的，預先採取措施減少變異所帶
庸置疑的 ，通孔雙置可以提高成品率。事實上，問題已經不在於"是不是應該
Calibre YieldEnhancer實現通孔雙置案例 結構A : 倣佈線工具型態
工
來的影響就可提高成品率。單通孔結構的數量以及使用最小金屬覆蓋通孔設計規
則的數量，在很大程度上會因工藝變異導致缺陷。設置第二個通孔來減少失敗風
險是一項未雨綢繆 的舉措，從而可以在投入製造之前就避免了成品率的下降。
無
採取通孔雙置"。但是，安裝第二個通孔是要考慮許多問題的。一種方法是在設
計中雙置每一個通孔。有關通孔自然故障的數據統計顯示：通孔出現故障的幾率
僅僅是 1％。因此，默守"雙置每一條通孔"的成規對於大多數設計來說是不可
取的。可取的措施是：在有可能的地方採取通孔雙置而不增加設計尺寸。這類似
于利用多餘的空間獲取利益。此措施被證明是非常值得的，因為它既考慮了雙置
通孔又考慮了使面積最小化。
通孔雙置 結構B : 光刻友好通孔雙置 結構C : 通孔包覆、終端結構
延伸 結構D : 小面積金屬擴展
屬填充 (Metal Fill
用低介電常數 (Low-k材料取代二氧化硅介電層以及銅金
屬的使用為半導體元
由左至右
Calibre YieldEnhancer均勻密度填充案例
佈線分散 (Wire Bende
前在關鍵區域分析部份已提到隨機微粒對設計成品率可能的影響。利用冗余的
Calibre YieldEnhancer實行佈線分散案例
金
使
件之趨勢。因此在納米領域，化學機械研磨 (Chemical Mechanical Polishing
工序控制使晶圓達到全域平坦化且保證光刻的品質相形之下就顯得更為重 要。對
版圖金屬佈局進行填充 ，是確保金屬密度以及一致性的最好方式。傳統的金屬填
充手法雖然可以提高金屬密度，但是卻無法控制密度的一致性。正所謂"不患寡
而患不均"。在納米工藝的金屬填充，不僅要"患寡"(密度不足，更重要的是
還要"患不均" (uniformity。除此之外，讓金屬填充物盡可能的遠離信號線以
降低寄生效應的影響，以及以特殊形狀圖案進行填充以求得元件效能的一致性
(尤其是Memory設計，都是滿足納米工藝不可或缺的功能。
Calibre YieldEnhancer實現智慧填充 (Smart Fill案例(
1.均勻密度填充 2. 特殊圖案填充 3. 減少寄生填充
填充前密度分佈(左 填充後密度分佈(右
r
先
空間將繞線均勻分佈可有效的避免因為微粒而產生工藝上的缺陷。
總結
高成品率是驅使可製造性設計技術向前的主要動力。當DFM流程逐漸成為標準
原始CAA分析結果
Calibre YieldEnhancer均勻佈線分散後CAA分析結果
提
設計流程的一部分，設計公司、晶圓代工廠、EDA廠商三方的聯繫及合作也更為
緊密。幸運的是，目前構建DFM流程的工具都已逐漸完備。EDA可製造性設計平臺
突破了以往設計與生產之間的藩籬。現在設計團隊可以藉由DFM平臺及早評估目
前設計對於生產的相容性，以在成本及成品率之間做出正確的取捨。
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