香帅传奇郑少秋版:短沟道效应（short-channel effect ）

MOSFET按比例缩小
MOSFET尺寸的缩减在—开始即为一持续的趋势.在集成电路中,较小的器件尺寸可达到较高的器件密度．此外，较短的沟道长度可改善驱动电流( ID～1/L )以及工作时的特性．然而，由于器件尺寸的缩减，沟道边缘( 如源极、漏极及绝缘区边缘 )的扰动将变得更加重要．因此器件的特性将不再遵守长沟道近似( long—channel approximation )的假设．
1. 短沟道效应(short-channel effect )
               （45）
式(45)中的阈值电压是基于5.2.1节中的渐变沟道近似推导得出的，亦即衬底耗尽区内的电荷仅由栅极电压产生的电场所感应．换言之，式(45)中的第三项与源极到漏极间的横向电场无关．然而随着沟道长度的缩减，源极与漏极间的电场将会影响电荷分布、阈值电压控制以及器件漏电等器件特性．
一、线性区中的阈值电压下跌( Vth roll-off )
当沟道的边缘效应变得不可忽略时，随着沟道的缩减，n沟道MOSFET的阈值电压通常会变得不像原先那么正，而对于p沟道MOSFET而言，则不像原先那么负，图6.23显示了在VDS=0．05V时VT下跌的现象[7]．阈值电压下跌可用如图6.24所示的电荷共享(charge sharing)模型[8]来加以解释，此图为一个n沟道MOSFET的剖面图，且器件工作在线性区(VDS≤0.1V)，因此漏极结的耗尽区宽度几乎与源极结相同．由于沟道的耗尽区与源极和漏极的耗尽区重叠，由栅极偏压产生的电场所感应生成的电荷可用这梯形区域来近似等同．

图1 在0.15CMOS场效应晶体管技术中的阈值电压下跌特性
阈值电压漂移量ΔVT是因为耗尽区由长方形L×Wm变为梯形( L十L’ )Wm／2，而使得电荷减少所造成的ΔVT为( 参考习题27 )：
                 （47）
其中NA为衬底的掺杂浓度，Wm为耗尽区宽度，rj为结深度，L为沟道长度，而Co为每单位面积的栅极氧化层电容．
对长沟道器件而言，因为Δ (图6.24)远小于L，所以电荷减少量较小．然而对于短沟道器件而言，由于Δ与L相仿，所以导通器件所需的电荷将大幅地下降．由式(47)可知对给定一组已知的NＡ、Wm、rj以及C0，阈值电压将随沟道长度的缩减而下降．

图2 电荷共享模型的说明
二、漏极导致势垒下降(drain-induced barrier lowering，DIBL)
当短沟道MOSFET的漏极电压由线性区增至饱和区时，其阈值电压下跃将更严重(如图6.23所示)．此效应称为漏极导致势垒下降．数个不同沟道长度的n沟道器件的源极与漏极间的表面电势如图6.25所示[9]，点线为VDS＝0，实线为VDS＞0．当栅极电压小于VT时，p-型硅衬底底在n+源极与漏极间形成一势垒，并限制电子流由源极流向漏极．对工作在饱和区的器件而言，漏极结的耗尽区宽度远大于源极结．在长沟道的例子中，增加漏极结耗尽区宽度并不会影响势垒高度(参阅图6.25中1μm的例子)．但当沟道长度足够短时，漏极电压的增加将减小势垒高度(图6.25中0.3μm与0.5μm的例子)，此归因于漏极与源极太接近所造成的表面区的电场渗透．此势垒降低效应会导致电子由源极注入漏极，造成亚阈值电流的增加．因此在短沟道条件中，阈值电压会随漏极电压增加而降低．

图3 不同沟道长度,沿n沟道MOSFET的表面电势推算值.源极与沟道的边界定为y＝0,点线代表施加低漏极电压（0.05V）,实线代表施加高漏极电压（1.15V）.氧化层厚度d与衬底掺杂分别为10nm与.衬底偏压为0
图6.26描述在高与低的漏极偏压条件下，长与短沟道的n沟道MOSFET的亚阈值特性．随着漏极电压的增加，短沟道器件中亚阈值电流的平行位移[ 图6.26(b) ]显示有显著的DIBL效应存在．


图4 MOSFET的亚阈值特性
三、本体穿通(punch-through)
DIBL造成在SiO2/Si的界面形成漏电路径．当漏极电压足够大时，可能也会有显著的漏电流由源极经短沟道MOSFET的本体流至漏极，此亦可归因于漏极结耗尽区的宽度会随着漏极电压增加而扩张．在短沟道的MOSFET中，源极结与漏极结耗尽区宽度的总和与沟道长度相当．当漏极电压增加时，漏极结的耗尽区逐渐与源极结合并，因此大量的漏极电流可能会由漏极经本体流向源极，图6.27为短沟道MOSFET(L＝0．23μm)的亚阈值特性．当漏极电压由0.1V增加至1V时，D1BL所造成亚阈值特性的平行位移如图6.26(b)所示；而当漏极电压再增加至4V时，其亚阈值摆幅将远大于低漏极偏压时的值，因此，器件将会有非常高的漏电流，这也显示出本体穿通效应相当显著，栅极不再能够将器件完全关闭，且无法控制漏极电流．高漏电流将限制短沟道MOSFET器件的工作．
2. 按比例缩小规范(scaling rule)
当器件尺寸缩减时,必须将短沟道效应降至最低程度,以确保正常的器件特性及电路工作.在器件按比例缩小设计时需要一些准则，一个简要维持长沟道特性的方法为将所有的尺寸及电压，除上一按比例缩小因素К (＞1)，如此内部电场将保持如同长沟道MOSFET一般，此方法称为定电场按比例缩小(constant-field scaling)[10]．

图5 n沟道MOSFET在时的亚阈值特性
表6.1概括不同器件参数与电路特性因子的定电场按比例缩小的规范[11]．随器件尺寸的缩减，其电路性能(速度以及导通时的功率损耗)得到加强§．然而，在实际的IC制作中，较小器件的内部电场往往被迫增加而很难保持固定．这主要是因为一些电压因子(如电源供
电、阈值电压等）无法任意缩减．由于亚阈值摆幅是无法按比例缩小的，所以，假若阈值电压过低，则关闭态( off state ) (VG=0 )的漏电流将会显著增加，因此，待机功率(standby power)损耗亦将随之上升[12]．通过按比例缩小规范，方能制造出拥有沟道长度短至20nm、非常高的跨导(＞1000ms／mn) 以及合理的亚阈值摆幅 ( 约120mV／decade)[13]的MOSFET．
表6.1 MOSFET器件与电路参数的按比例缩小
决定因数
MOSFET器件与电路参数
乘积因子(κ﹥1)
按比例缩小假设
器件参数按比例缩小衍生结果
电路参数按比例缩小衍生结果
器件尺寸( d,L,W,xj )
掺杂浓度( NA，ND )
电压（V）
电场（E）
载流子速度(v)
耗尽层宽度(W)
电容(C＝εA／d)
反型层电荷密度（Qn）
漂移电流( I )
沟道阻值(R)
电路延迟时间(τ～CV／I)
每单位电路的功率耗散(P～ VI)
每单位电路的功率延迟乘积(Pτ)
电路密度(～1／A)
功率密度(P／A)
1/κ
κ
1/κ
1
1
1/κ
1/κ
1
1/κ
1
1/κ
1/κ2
1/κ3
κ2
1